Centro supporto IP per interfacce di memoria esterna
La pagina di supporto di External Memory Interface (EMIF) ti aiuterà a trovare informazioni su Intel Agilex® 7, Intel® Stratix® 10, Intel® Arria® 10 e Intel® Cyclone® 10 FPGAs su come pianificare, progettare, implementare e verificare le interfacce di memoria esterne. In questa pagina troverai anche il debug, la formazione e altri materiali per le risorse.
Questa pagina è impostata per illustrarvi il processo di progettazione dall'inizio alla fine.
Per le risorse di supporto relative ad altri FPGAs, cercare nei seguenti link: indice di documentazione FPGA, corsi di formazione, video, esempi di progettazione e knowledge base.
Introduttiva
1. Selezione del dispositivo
Come si seleziona un dispositivo?
Sono disponibili due strumenti che consentono di selezionare un Intel® FPGA in base ai requisiti di memoria:
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Selettore dispositivo EMIF |
Estimatore di specifiche EMIF |
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Caratteristiche |
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Supporto per dispositivi |
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Risorse |
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Strumenti EMIF |
Come si seleziona una proprietà intellettuale della memoria esterna (IP)?
Per informazioni sulle varie proprietà intellettuali della memoria (IP) disponibili, fare riferimento al seguente programma di formazione online:
Tirocinio |
Descrizione |
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Introduzione all'IP delle interfacce di memoria nei dispositivi Intel FPGA |
Questo corso copre le diverse opzioni di interfaccia della memoria esterna disponibili, nonché le funzionalità del controller di memoria rigida e architettonica per Intel Stratix 10 e Intel Arria 10 FPGAs. |
Questo corso copre i vantaggi dell'integrazione della memoria ad alta larghezza di banda nei dispositivi FPGA Intel Stratix 10 MX, caratteristiche e opzioni per il controller HBM indurito e come generare l'IP HBM2. |
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Interfacce HBM2 (High Bandwidth Memory) nei dispositivi Intel Stratix 10 MX: caratteristiche HBMC |
Questo corso descrive le caratteristiche e le opzioni per il controller HBM indurito e l'interfaccia Arm* AMBA 4 AXI tra il controller e la logica utente. |
Questo corso copre le caratteristiche della SDRAM Hard Processor Subsystem (HPS) e dell'architettura del bridge AMBA AXI. |
2. Guide e documentazione dell'utente
dispositivi Intel Agilex 7
Guida utente IP EMIF
Guida utente di esempio di progettazione
Note di rilascio
File pin-out
Intel Stratix 10 dispositivi
Guida utente IP EMIF
Guida utente di esempio di progettazione
Note di rilascio
File pin-out
Intel Arria 10 dispositivi
Guida utente IP EMIF
Guida utente di esempio di progettazione
Note di rilascio
File pin-out
Intel Cyclone 10 dispositivi
Guida utente IP EMIF
Guida utente di esempio di progettazione
Note di rilascio
File pin-out
Intel FPGA PHY Lite
Guida utente Intel FPGA HBM2
3. Generazione IP EMIF
Dove si trovano le informazioni sull'IP EMIF?
Per informazioni sulla proprietà intellettuale (IP) EMIF (External Memory Interface), fare riferimento alle seguenti guide utente IP interfacce di memoria esterna:
- Fare riferimento alla sezione "Guide utente"
Come si genera l'IP EMIF?
Per informazioni dettagliate sui parametri della proprietà intellettuale (IP) EMIF (External Memory Interface), fare riferimento alle seguenti sezioni specifiche del protocollo all'interno delle seguenti guide utente IP EMIF:
Nota: per ulteriori informazioni su "Come generare IP", fare riferimento alle sezioni "Guida dell'utente" e "Training Course and Video".
Come si esegue la simulazione funzionale?
Per informazioni dettagliate sulla simulazione della proprietà intellettuale (IP) EMIF (External Memory Interface), fare riferimento alla seguente sezione all'interno delle guide utente IP EMIF:
- ® IP EMIF Intel Agilex 7 FPGA - Simulazione dell'IP della memoria
- INTEL STRATIX 10 che simula l'IP della memoria
- Intel Stratix 10 MX che simula l'IP HBM2
- Intel Arria 10 che simula l'IP della memoria
- INTEL CYCLONE 10 che simula l'IP della memoria
Per istruzioni su come generare un esempio di progettazione di simulazione EMIF e come eseguire simulazioni utilizzando il software di simulazione ModelSim*-Intel FPGA, fare riferimento alle seguenti sezioni all'interno delle Guide dell'utente di esempio di progettazione IP EMIF:
- ® Intel Agilex 7 FPGA - Generazione dell'esempio di progettazione EMIF per la simulazione
- Intel Stratix 10 che genera l'esempio di progettazione EMIF per la simulazione
- Intel Arria 10 che genera l'esempio di progettazione EMIF per la simulazione
- Intel Cyclone 10 che genera l'esempio di progettazione EMIF per la simulazione
Per informazioni su come verificare un progetto EMIF, fare riferimento alla sezione "Training Courses and Video" per il corso "Verifying Memory Interface IP".
Dove si trovano informazioni sul posizionamento delle risorse e dei pin FPGA?
Per informazioni dettagliate sul pin dell'interfaccia di memoria esterna (EMIF), fare riferimento alle seguenti sezioni specifiche del protocollo all'interno delle seguenti guide utente per la proprietà intellettuale (IP) EMIF:
Per un posizionamento I/O semplificato, fare riferimento a Interface Planner per uno strumento di trascinamento facile da usare disponibile nel software Intel Quartus Prime Pro Edition per Intel Arria 10 e Intel Stratix 10 FPGAs. Per informazioni su come utilizzare Interface Planner e i suoi vantaggi, fare riferimento ai seguenti video:
- Pianificatore di interfaccia per video EMIF (parte 1)
- Pianificazione dell'interfaccia per video EMIF (parte 2)
Per ulteriori informazioni su Interface Planner per le assegnazioni della posizione delle risorse, fare riferimento al seguente programma di formazione online:
Tirocinio |
Descrizione |
|---|---|
Progettazione del sistema di I/O facile e veloce con il pianificatore di interfaccia |
Questo corso illustra come implementare una planimetria delle risorse di progettazione utilizzando Interface Planner. |
Risorse aggiuntive
Che cos'è ping pong PHY?
Ping Pong PHY consente a due interfacce di memoria di condividere gli autobus Address e Command. Questo è supportato per i protocolli DDR3 e DDR4 e per Stratix® V, Intel Arria 10 e Intel Stratix 10 FPGAs. Fare riferimento al seguente video per informazioni sul concetto di Ping Pong PHY, i suoi vantaggi e un'analisi dei risultati di simulazione:
Dove si trovano le informazioni su PHYLite?
L'IPPHYLite consente di costruire blocchi PHY dell'interfaccia di memoria personalizzati per Intel Arria 10 e Intel Stratix 10 FPGAs. Per informazioni dettagliate sull'IP PHYLite, fare riferimento alla seguente guida utente:
Per informazioni dettagliate su come assegnare correttamente i pinout per PHYLite in base alle diverse dimensioni dei gruppi DQ/DQS, fare riferimento al seguente video:
- Video di posizionamento dei pin del gruppo PHYLite (Nota: il video è applicabile anche ai dispositivi Intel Stratix 10).)
L'IP PHYLite supporta diversi standard di I/O e valori di terminazione sui buffer di input e output per Intel Arria 10 e Intel Stratix 10 FPGAs. Fare riferimento al seguente video per informazioni su come creare un blocco di terminazione on-chip (OCT) e come associarlo al buffer I/O terminato nell'IP PHYLite:
4. Progettazione e simulazione di schede madri
Dove si trovano informazioni sul layout e sulla progettazione della scheda?
Per informazioni dettagliate sul layout e sulla progettazione della scheda di interfaccia di memoria esterna (EMIF), fare riferimento alle seguenti sezioni specifiche del protocollo all'interno delle seguenti guide utente sulla proprietà intellettuale EMIF (IP):
Come si esegue la simulazione scheda/canale?
Per informazioni sulla misurazione delle interferenze intersymbol (ISI) in scrittura e lettura (ISI) e Crosstalk, sull'organizzazione dei pin di comando, indirizzo, controllo e dati e sulle restrizioni di posizionamento bancario di I/O, fare riferimento alle seguenti linee guida:
Come si calcola l'inclinazione della scheda e la perdita del canale?
Sono disponibili due strumenti per calcolare l'inclinazione della scheda e la perdita del canale:
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Strumento parametro di inclinazione della scheda |
Strumento di calcolo della perdita del canale |
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Caratteristiche |
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Supporto |
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Strumenti |
Dove si trovano le informazioni sulla chiusura dei tempi?
Per informazioni sulla chiusura dei tempi di chiusura dell'interfaccia di memoria esterna (EMIF), fare riferimento alla seguente sezione all'interno delle guide utente sulla proprietà intellettuale (IP) EMIF:
5. Debug
Come si esegue il debug della progettazione dell'interfaccia di memoria esterna?
Per informazioni sul debug della proprietà intellettuale (IP) dell'interfaccia di memoria esterna (EMIF), fare riferimento alla seguente sezione all'interno delle guide utente IP EMIF:
- ® Intel Agilex 7 dispositivi - Debug IP EMIF
- ® Intel Agilex 7 dispositivi - Strumento di guida all'auto debug EMIF
- debug IP Intel Stratix 10 EMIF
- debug IP Intel Arria 10 EMIF
- debug IP Intel Cyclone 10 EMIF
Lo strumento principale disponibile per il debug è EMIF Debug Toolkit:
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EMIF Debug Toolkit |
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Caratteristiche |
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Supporto |
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Accessibilità |
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Come si utilizza EMIF Debug Toolkit?
Per istruzioni dettagliate su come concatenare a margherita più interfacce di memoria per la compatibilità con EMIF Debug Toolkit, fare riferimento alla seguente guida utente:
La funzione di lettura/scrittura 2D Eye Diagram disponibile nell'EMIF Debug Toolkit genera diagrammi occhio di lettura e scrittura per ciascun pin di dati. Fare riferimento al seguente video per informazioni su importanti parametri di riferimento della tensione durante il processo di generazione IP EMIF e come utilizzare la funzione 2-D Eye Diagram:
Il generatore di traffico 2.0 consente di testare e eseguire il debug dell'interfaccia di memoria esterna tramite il traffico personalizzabile e i modelli di test. Fare riferimento alla seguente guida e ai video per informazioni dettagliate su come utilizzare la funzione Generatore di traffico 2.0:
- Guida al generatore di traffico 2.0
- Video del generatore di traffico 2.0 (in arrivo)
La funzione Driver Margining consente di acquisire dati di margine di lettura e scrittura per pin durante il traffico in modalità utente. Fare riferimento ai seguenti video per informazioni sulle differenze tra margine del driver e margine di calibrazione e istruzioni su come utilizzare la funzione Driver Margining:
Per informazioni su come eseguire il debug di un progetto EMIF, fare riferimento al seguente programma di formazione online:
Tirocinio |
Descrizione |
|---|---|
Debug on-chip dell'IP delle interfacce di memoria in Intel Arria 10 dispositivi |
Questo corso illustra come eseguire il debug utilizzando EMIF Toolkit o On-Chip Debug Toolkit, come utilizzare Traffic Generator 2.0 e configurare più progetti di interfaccia di memoria per la compatibilità con questi strumenti di debug. |
Dove posso trovare informazioni sull'ottimizzazione delle prestazioni del controller?
Per informazioni sulle prestazioni e l'efficienza del controller, fare riferimento alla seguente sezione all'interno delle guide utente sulla proprietà intellettuale (IP) delle interfacce di memoria esterna (EMIF):
Come posso conoscere i problemi noti relativi all'EMIF?
Per informazioni sui problemi attuali e noti relativi all'IP EMIF, fare riferimento alla Knowledge Base:
6. Corsi di formazione e video
Corsi di formazione
dispositivo Intel Agilex 7
- Introduzione alle interfacce di memoria nei dispositivi Intel Agilex® 7
- Integrazione delle interfacce di memoria nei dispositivi Intel Agilex® 7
- Verifica delle interfacce di memoria nei dispositivi Intel Agilex® 7
- Debug on-chip delle interfacce di memoria in Intel Agilex® 7 dispositivi
dispositivi Intel Arria 10 e Intel Stratix 10
- Introduzione all'IP delle interfacce di memoria nei dispositivi Intel Arria 10 e Intel Stratix 10
- Integrazione dell'IP delle interfacce di memoria in Intel Arria 10 amd Intel Stratix 10 dispositivi
- Verifica dell'IP delle interfacce di memoria nei dispositivi Intel Arria 10 e Intel Stratix 10
- Debug on-chip dell'IP delle interfacce di memoria nei dispositivi Intel Arria 10 e Intel Stratix 10
- Interfacce HBM2 (High Bandwidth Memory) nei dispositivi Intel Stratix 10 MX: implementazione
Dei video
- DDR4 Ping-Pong Phy (i dispositivi supportati sono Stratix V, Intel Arria 10 e Intel Stratix 10)
- Presentazione della progettazione della piattaforma BluePrint per la progettazione dell'interfaccia di memoria esterna parte 1 di 2
- Presentazione della progettazione della piattaforma BluePrint per la progettazione dell'interfaccia di memoria esterna, parte 2 di 2
- Come implementare package deskew nella progettazione dell'interfaccia di memoria esterna in Intel Stratix 10 e Intel Arria 10
- Tempi della scheda per Intel Arria IP EMIF 10
- Implementazione di over constraint nell'interfaccia di memoria esterna Intel Arria 10
- Controllo automatizzato delle linee guida per il layout della scheda delle interfacce di memoria esterne Intel® FPGA
- Come costruire il design RLDRAM3 EMIF per Intel Arria kit di sviluppo 10 e testare lo stato di calibrazione utilizzando il toolkit EMIF
- toolkit Intel Arria 10 External Memory Interface
- Intel Arria generatore di traffico di esempio 10 EMIF
- Utilizzo del processore Soft Nios® per eseguire il debug di Intel Arria 10 interfacce di memoria esterna
Hai ancora domande?
Elenco completo dei dispositivi FPGA e delle raccolte di prodotti categorizzati per fasi del ciclo di vita dei prodotti.
Lettura consigliata
Per informazioni sulla proprietà intellettuale (IP) EMIF (External Memory Interface), fare riferimento alle seguenti guide utente IP EMIF:
Formazione consigliata
Per i corsi di formazione sulle interfacce di memoria esterna, fare riferimento ai seguenti cataloghi di training:
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