Centro supporto IP Serial Digital Interface II
Questa pagina è organizzata in categorie che si allineano con un flusso di progettazione del sistema Serial Digital Interface II dall'inizio alla fine. Troverai informazioni su come pianificare, selezionare, progettare, implementare e verificare i core IP dell'interfaccia digitale seriale II. Ci sono anche linee guida su come progettare il sistema e eseguire il debug della progettazione IP seriale dell'interfaccia digitale II.
Ottieni risorse di supporto per Intel Agilex® 7, Intel® Stratix® 10, Intel Arria® 10 e Intel Cyclone® 10 dispositivi dalle pagine seguenti. Per altri dispositivi, cercare dai seguenti link: indice di documentazione FPGA, corsi di formazione, video, esempi di progettazione e knowledge base.
1. Selezione di dispositivi e IP
Quali funzionalità sono supportate nella Intel® FPGA IP SDI II?
Quale famiglia di dispositivi Intel® FPGA dovrei usare?
Che cos'è l'utilizzo delle risorse Intel® FPGA IP Core FPGA SDI II?
2. Flusso di progettazione e integrazione IP
Documentazione
- Guida utente core IP
- Guida utente Intel® FPGA IP SDI II
- dispositivi Intel Agilex 7
- Guida utente all'esempio di progettazione IP FPGA F-Tile SDI II
- Intel Stratix 10 dispositivi
- Guida utente all'esempio di progettazione IP SDI II Intel® Stratix 10 FPGA
- Intel Arria 10 dispositivi
- Guida utente all'esempio di progettazione IP SDI II Intel® Arria 10 FPGA
- dispositivi Intel Cyclone 10 GX
- Guida utente all'esempio di progettazione IP Cyclone Intel® Cyclone 10 GX FPGA SDI II
- Note di rilascio Intel® FPGA IP
- Note di rilascio Intel FPGA IP Serial Digital Interface (SDI) II
Come si genera il core Intel® FPGA IP SDI II?
- SDI II Intel® FPGA IP Guida dell'utente, sezione 3.2.1. Creazione di un nuovo progetto Intel® Quartus® Prime
- SDI II Intel® FPGA IP Guida dell'utente, sezione 3.2.2. Avvio del catalogo IP
- SDI II Intel® FPGA IP Guida dell'utente, sezione 3.2.3. Parametrizzazione del core IP
Come si genera l'esempio di progettazione Intel® FPGA IP SDI II?
I link seguenti forniscono istruzioni passo per passo per generare SDI II Intel® FPGA IP Design Example dal software Intel Quartus Prime:
- dispositivi Intel Agilex 7
- Intel Stratix 10 dispositivi
- Intel Arria 10 dispositivi
- dispositivi Intel Cyclone 10 GX
Come si compila e si testa la progettazione?
Per i dispositivi Intel Agilex, Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX, i passaggi per compilare e testare la progettazione Intel® FPGA IP SDI II sono disponibili nelle seguenti guide utente per esempio di progettazione Intel® FPGA IP SDI II, nella sezione "Compilazione e test della progettazione":
- dispositivi Intel Agilex 7
- Intel Stratix 10 dispositivi
- Intel Arria 10 dispositivi
- dispositivi Intel Cyclone 10 GX
Come posso eseguire la simulazione funzionale Intel® FPGA IP SDI II?
Per Intel Agilex dispositivi F-tile, Intel Stratix, Intel Arria 10 e Intel Cyclone 10 GX, di seguito sono riportati i passaggi per generare SDI II Intel® FPGA IP simulazione funzionale:
- Attivare l'opzione di simulazione nell'editor di parametri Intel® FPGA IP SDI II e generare l'esempio di progettazione Intel® FPGA IP SDI II
- dispositivi Intel Agilex 7
- Intel Stratix 10 dispositivi
- Intel Arria 10 dispositivi
- dispositivi Intel Cyclone 10 GX
3. Progettazione della scheda madre e gestione dell'alimentazione
Linee guida per la connessione dei pin
- dispositivi Intel Agilex 7
- ® Linee guida per la connessione dei pin della famiglia di dispositivi Intel Agilex
- Intel Stratix 10 dispositivi
- Linee guida per la connessione dei pin della famiglia di dispositivi Intel® Stratix® 10
- Intel Arria 10 dispositivi
- Linee guida per la connessione dei pin della famiglia di dispositivi Intel® Arria® 10 GX, GT e SX
- dispositivi Intel Cyclone 10 GX
- Linee guida per la connessione dei pin della famiglia di dispositivi Intel® Cyclone® 10 GX
Revisione schematica
- dispositivi Intel Agilex 7
- Foglio di® lavoro di revisione dello schema del dispositivo Intel Agilex
- Intel Stratix 10 dispositivi
- Intel Stratix foglio di lavoro di revisione schematico 10 GX, MX e SX
- Guida utente Intel® Stratix® 10 GX FPGA Development Kit
- Guida utente del kit di sviluppo SoC Intel® Stratix® 10 SX
- Intel Arria 10 dispositivi
- Foglio di lavoro di revisione schematica Intel Arria 10 GX, GT e SX
- Intel Arria 10 FPGA Development Kit utente
- Guida utente Intel Arria 10 SoC Development Kit
- dispositivi Intel Cyclone GX 10
- Foglio di lavoro di revisione schematica Intel Cyclone 10 GX
- Guida utente del kit di sviluppo FPGA Intel® Cyclone® 10 GX
Gestione dell'alimentazione
- Early Power Estimator (EPE) e Power Analyzer
- UN 750: utilizzare lo strumento PDN Intel FPGA per ottimizzare la progettazione della rete di distribuzione dell'alimentazione
- Guida dell'utente a Device-Specific Power Deliver Network (PDN) 2.0
- Stima anticipata dell'alimentazione per Intel® Cyclone® guida utente FPGAs FPGAs 10 GX
- Stima anticipata dell'alimentazione per Intel® Arria® 10 FPGAs guida dell'utente
- AN 711: funzionalità di riduzione dell'alimentazione nei dispositivi Intel® Arria® 10
- AN 721: creazione di un albero energetico FPGA
- AN 692: considerazioni sul sequenziamento dell'alimentazione per Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 e dispositivi Intel Agilex®
- Stima anticipata dell'alimentazione per Intel® Stratix® 10 FPGAs guida dell'utente
- Guida utente Intel® Stratix® 10 Power Management
- ® Guida utente di Intel Agilex Power Management
- AN 910: linee guida per la progettazione della rete di distribuzione dell'alimentazione® Intel Agilex 7
- Guida utente Intel® Quartus® Prime Pro Edition: analisi e ottimizzazione dell'alimentazione
- Guida dell'utente Intel® FPGA Power and Thermal Calculator
Gestione dell'alimentazione termica
- Intel Stratix 10 dispositivi
- AN 787: Intel® Stratix® 10 modellazione termica e gestione con lo stimatore di potenza iniziale
- AN 943: Modellazione termica per Intel® Stratix® 10 FPGAs con la Intel® FPGA Power and Thermal Calculator
- AN 944: modellazione termica per Intel Agilex® FPGAs con il Intel® FPGA Power and Thermal Calculator
Sequenziamento dell'alimentazione
- dispositivi Intel Stratix 10, Intel Cyclone 10 GX, Intel Arria 10 e Intel Agilex 7
- AN 692: Considerazioni di sequenziamento dell'alimentazione per Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 e dispositivi Intel Agilex® 7
Kit di sviluppo
- I seguenti kit di sviluppo sono disponibili per il core IP SDI II:
- Kit di sviluppo dell'integrità del segnale Intel® Stratix® 10 GX
- Kit di sviluppo dell'integrità del segnale Intel® Stratix® 10 TX
- Kit di sviluppo dell'integrità del segnale del ricetrasmettitore Intel® Arria® 10 GX
- Kit di sviluppo FPGA Intel® Cyclone® 10 GX
- Kit di sviluppo dell'integrità del segnale del ricetrasmettitore Stratix® V GT
- kit di sviluppo FPGA Arria® V GX
- kit di sviluppo FPGA Cyclone® V GT
4. Esempi di progettazione
- dispositivo Intel Arria 10
- Arria 10 - Pass-through SDI II multi-rate per dispositivo Intel GX utilizzando la progettazione di riferimento della pipeline di elaborazione video e delle immagini
- Arria 10 - Multi Rate (fino a 12G-SDI) SDI II con progettazione di riferimento VCXO esterna
- Arria 10 - Design di riferimento per la rimozione VCXO SDI II a tripla velocità (AN746)
- design di riferimento audio Arria 10 - 12G-SDI
- dispositivo Intel Cyclone 10 GX
5. Debug
Domande frequenti
Assicurarsi di attivare l'opzione "Output errore CRC" nell'editor di parametri Intel® FPGA IP SDI II per i valori CRC corretti (non applicabile per SD-SDI).
È possibile fare riferimento alla guida dell'utente Intel® FPGA IP SDI II, sezione 5.3.1. Inserire la riga per un inserimento corretto della riga.
È possibile fare riferimento alla guida dell'utente Intel® FPGA IP SDI II, sezione 7.1.2.2. Ricetrasmettitore in modalità Simplex che si fonde nello stesso canale.
È possibile fare riferimento alla guida utente dell'esempio di progettazione IP SDI II Intel® Stratix 10 FPGA, sezione 1.5.1. Linee guida per la connessione e le impostazioni su come visualizzare correttamente il formato video NTSC e PAL.
Assicurarsi che la frequenza del segnale di clock sia collegata alla frequenza di clock integrata corretta. Ad esempio, se il segnale di clock di reflck SDI Tx PLL è configurato a 148,5 MHz, utilizzare anche il chip di clock a 148,5 MHz per connettersi al segnale SDI Tx PLL refclk.
Per la progettazione di esempio di loopback seriale, il cliente può vedere tutta la risoluzione video supportata nel file tcl in questa directory <esempio cartella di progettazione>\hwtest\tpg_ctrl.tcl. Per la progettazione di esempio di loopback parallelo, questo file .tcl non è disponibile, ma il cliente può ancora accedere a tutta la risoluzione video supportata nelle specifiche SMPTE.
È possibile fare riferimento alla guida utente dell'esempio di progettazione IP SDI II Intel® Stratix 10 FPGA, sezione 1.5.1. Linee guida per la connessione e le impostazioni su come visualizzare correttamente il formato video NTSC e PAL.
Assicurarsi che la frequenza del segnale di clock sia collegata alla frequenza di clock integrata corretta. Ad esempio, se il segnale di clock di reflck SDI Tx PLL è configurato a 148,5 MHz, utilizzare anche il chip di clock a 148,5 MHz per connettersi al segnale SDI Tx PLL refclk.
Per la progettazione di esempio di loopback seriale, il cliente può vedere tutta la risoluzione video supportata nel file tcl in questa directory <esempio cartella di progettazione>\hwtest\tpg_ctrl.tcl. Per la progettazione di esempio di loopback parallelo, questo file .tcl non è disponibile, ma il cliente può ancora accedere a tutta la risoluzione video supportata nelle specifiche SMPTE.
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