Software di progettazione Intel® Quartus® Prime - Centro di supporto
Benvenuti nel Centro di supporto software Intel® Quartus® Prime Design.
Intel® Quartus® Prime Design Software Suite comprende tutti gli strumenti di progettazione software necessari per portare l'FPGA Intel® dall'idea alla produzione. Gli argomenti di questa pagina Web guideranno l'utente attraverso tutte le funzionalità del software Intel® Quartus® Prime. Selezionare l'area di interesse e passare alle risorse specifiche necessarie nel flusso di progettazione Intel® Quartus® Prime.
Introduttiva
Panoramica
Il software Intel® Quartus® Prime comprende tutti gli strumenti software necessari per definire, simulare, implementare ed eseguire il debug del progetto FPGA. Per iniziare, fai clic sui pulsanti sottostanti per scaricare e concedere in licenza il software e per ottenere alcune indicazioni di avvio rapido. Quindi, esamina alcuni dei materiali di formazione offerti per il software Intel® Quartus® Prime, da brevi tutorial online a lezioni con istruttore di un'intera giornata.
Qual è la differenza tra Standard e Pro Edition?
1. Scaricare il software Intel® Quartus® Prime
2. Ottenere una licenza per eseguire il software Intel® Quartus® Prime
Nella sezione "Guida introduttiva", elenchiamo le risorse di base per iniziare, tra cui guide rapide, un collegamento alla documentazione di base e un collegamento ai corsi di formazione online e con istruttore disponibili.
Introduttiva
- Guida introduttiva del software Intel® Quartus® Prime ›
- Una breve guida su come impostare un progetto, compilare, eseguire analisi dei tempi e programmare un dispositivo FPGA.
- Leggimi prima! (ORMF1000) ›
- Un corso online gratuito di 47 minuti. Questo corso è un punto di partenza per comprendere e utilizzare rapidamente i prodotti, le garanzie e le risorse FPGA Intel®.
Guide per l'utente
Guide dell'utente di Intel® Quartus® Prime Software
Guide dell'utente di Intel® Quartus® Prime Pro Edition:
- Guida dell'utente di Intel Quartus Prime Pro Edition: Guida introduttiva ›
- Guida dell'utente di Intel Quartus Prime Pro Edition: Platform Designer ›
- Guida dell'utente di Intel Quartus Prime Pro Edition: consigli di progettazione ›
- Guida dell'utente di Intel Quartus Prime Pro Edition: Compilatore ›
- Guida dell'utente di Intel Quartus Prime Pro Edition: ottimizzazione della progettazione ›
- Guida dell'utente di Intel Quartus Prime Pro Edition: Programmatore ›
- Guida dell'utente di Intel Quartus Prime Pro Edition: progettazione basata su blocchi ›
- Guida dell'utente di Intel Quartus Prime Pro Edition: riconfigurazione parziale ›
- Guida dell'utente di Intel Quartus Prime Pro Edition: simulazione di terze parti ›
- Guida dell'utente di Intel Quartus Prime Pro Edition: sintesi di terze parti ›
- Guida dell'utente di Intel Quartus Prime Pro Edition: strumenti di debug ›
- Guida dell'utente di Intel Quartus Prime Pro Edition: Analizzatore di temporizzazione ›
- Guida dell'utente di Intel Quartus Prime Pro Edition: analisi e ottimizzazione dell'alimentazione ›
- Guida dell'utente di Intel Quartus Prime Pro Edition: vincoli di progettazione ›
- Guida dell'utente di Intel Quartus Prime Pro Edition: Strumenti di progettazione PCB ›
- Guida dell'utente di Intel Quartus Prime Pro Edition: script ›
Guide dell'utente di Intel® Quartus® Prime Standard Edition:
- Guida dell'utente di Intel Quartus Prime Standard Edition: Guida introduttiva ›
- Guida dell'utente di Intel Quartus Prime Standard Edition: Platform Designer ›
- Guida dell'utente di Intel Quartus Prime Standard Edition: consigli di progettazione ›
- Guida dell'utente di Intel Quartus Prime Standard Edition: Compilatore ›
- Guida dell'utente di Intel Quartus Prime Standard Edition: ottimizzazione della progettazione ›
- Guida dell'utente di Intel Quartus Prime Standard Edition: Programmatore ›
- Guida dell'utente di Intel Quartus Prime Standard Edition: riconfigurazione parziale ›
- Guida dell'utente di Intel Quartus Prime Standard Edition: simulazione di terze parti ›
- Guida dell'utente di Intel Quartus Prime Standard Edition: strumenti di debug ›
- Guida dell'utente di Intel Quartus Prime Standard Edition: sintesi di terze parti ›
- Guida dell'utente di Intel Quartus Prime Standard Edition: Analizzatore di temporizzazione ›
- Guida dell'utente di Intel Quartus Prime Standard Edition: analisi e ottimizzazione dell'alimentazione ›
- Guida dell'utente di Intel Quartus Prime Standard Edition: vincoli di progettazione ›
- Guida dell'utente di Intel Quartus Prime Standard Edition: Strumenti di progettazione PCB ›
- Guida dell'utente di Intel Quartus Prime Standard Edition: script ›
Formazione sul software Intel® Quartus® Prime
Intel offre diversi tipi di formazione, sia online che di persona, per aiutarvi a mettervi rapidamente al passo con il flusso di progettazione Intel® Quartus® Prime. Ecco alcuni corsi di formazione suggeriti per iniziare.
Formazione sul software Intel® Quartus® Prime
| Nome del corso | Tipo Durata | Numero | del corso |
|---|---|---|---|
| Utilizzo del software Quartus® Prime: un'introduzione | In linea | 81 Minuti | ODSW1100 · |
| The Quartus® Prime Software: Foundation (Standard Edition) | In linea | 8 Ore | ODSW1110 |
| The Quartus® Prime Software: Foundation (Pro Edition) | In linea | 8 Ore | ODSW1110PRO |
| Software Intel® Quartus® Prime: funzionalità Pro Edition per progetti di fascia alta | Corso con istruttore / Virtuale | 8 Ore | IPRO |
| Il software Intel® Quartus® Prime: Foundation | Corso con istruttore / Virtuale | 8 Ore | IDSW110 · |
Sono disponibili molti altri corsi di formazione. Per un catalogo completo, vedere la pagina Intel® FPGA Training.
1. Pianificazione I/O
Panoramica della pianificazione I/O
La pianificazione I/O viene eseguita in una fase iniziale della progettazione FPGA per garantire un posizionamento di successo nel dispositivo di destinazione, rispettando al contempo i vincoli di pin e temporizzazione dedicati. Il software Intel® Quartus® Prime Pro Edition offre due strumenti per gestire il complesso processo di soddisfare i numerosi vincoli del posizionamento I/O.
| Attività di | pianificazione I/O dello | strumento Comeaccedere |
|---|---|---|
| Pianificatore di interfaccia | Pianificare le interfacce e la periferia dei dispositivi | Strumenti > Interface Planner |
| Pin Planner | Modificare, convalidare o esportare assegnazioni di pin | Assegnazioni > Pin Planner |
Interface Planner gestisce la complessità dell'integrazione di più moduli con requisiti rigidi per l'assegnazione dei pin (ad esempio, PCI Express*, DDR e core di proprietà intellettuale (IP) PLL (Phase-Locked Loop). Interface Planner interagisce dinamicamente con Intel® Quartus® Prime Fitter per verificare la legalità del posizionamento durante la pianificazione. È possibile valutare diverse planimetrie utilizzando report interattivi per pianificare con precisione la migliore implementazione.
Pin Planner è uno strumento di assegnazione dei pin di basso livello. Utilizzare questa installazione per posizionare manualmente i pin I/O e specificare la velocità di slew e la forza dell'unità.
Pianificazione I/O - Documentazione e formazione
Pianificazione I/O - Documentazione dello strumento software
- Capitolo Gestione dei pin di I/O dei dispositivi in una sezione della Guida dell'utente di Intel® Quartus® Prime Pro Edition ›
- Capitolo sulla pianificazione dell'interfaccia in una sezione della Guida dell'utente di Intel® Quartus® Prime Pro Edition ›
Pianificazione I/O - Documentazione del dispositivo
- Pin-Out per dispositivi FPGA Intel® ›
- Linee guida per la connessione dei pin - per famiglia di dispositivi ›
Pianificazione I/O - Corsi di formazione
| Tipo di | corsoDurata | Numero del corso | |
|---|---|---|---|
| Progettazione di sistemi I/O facile e veloce con BluePrint | Gratuito, Online | 40 minuti | OBLUEINTRO |
Pianificazione I/O - Altre risorse
La pianificazione I/O comporta molte considerazioni, soprattutto quando sono coinvolti I/O ad alta velocità o protocolli specifici. Per ulteriori informazioni sulla gestione I/O e sul supporto allo sviluppo della scheda, visitare la pagina Web I/O Management, Board Development Supporte Signal Integrity Analysis Resource Center.
2. Voce di progettazione
Design Entry - Panoramica
È possibile esprimere il progetto utilizzando diversi metodi di immissione del progetto:
- Utilizzo di un linguaggio di descrizione hardware (HDL)
- Verilog ·
- SystemVerilog
- VHDL
- Platform Designer, uno strumento di inserimento grafico per collegare moduli complessi in modo strutturato
- Altri metodi di ingresso di alto livello
- Sintesi di alto livello (HLS) che utilizza C++ per esprimere moduli complessi
- OpenCL™ utilizza C++ per implementare algoritmi computazionali su piattaforme eterogenee
Proprietà intellettuale
Oltre all'inserimento diretto della progettazione, gli FPGA Intel® supportano un ampio portafoglio di proprietà intellettuale (IP) progettati specificamente per l'uso in FPGA Intel®.
Apprendimento di un linguaggio HDL (Hardware Description Language)
Intel offre diversi corsi di formazione HDL, dalle panoramiche online gratuite alle lezioni con istruttore di un'intera giornata.
| Tipo di | corsoDurata | Numero del corso | |
|---|---|---|---|
| Introduzione a Verilog HDL | 8 Ore | Istruttore | IHDL120 · |
| Introduzione a VHDL | 8 Ore | Istruttore | IHDL110 · |
| Nozioni di base su Verilog HDL | 50 Minuti | Online, Gratis | OHDL1120 · |
| Nozioni di base su VHDL | 92 Minuti | Online, Gratis | OHDL1110 · |
| Tecniche avanzate di progettazione Verilog HDL | 8 Ore | Istruttore | IHDL230 · |
| Tecniche avanzate di progettazione VHDL | 8 Ore | Istruttore | IHDL240 · |
| SystemVerilog con il software Quartus® II | 38 Minuti | Online, Gratis | OHDL1125 · |
Utilizzo dei modelli HDL
Il software Intel® Quartus® Prime offre diversi modelli per elementi logici di uso comune come registri, assegnazioni di segnali selezionati, assegnazioni di segnali simultanei e chiamate di sottoprogramma. I modelli sono disponibili in Verilog, SystemVerilog e VHDL.
Se non sei sicuro del modo migliore per scrivere una funzione specifica per assicurarti che venga implementata correttamente, dovresti fare riferimento a questi modelli. Il sistema di modelli è descritto in modo completo nella sezione Inserimento di codice HDL da un modello fornito nella Guida per l'utente di Design Recommendations.
Stile di codifica HDL consigliato
Gli stili di codifica HDL hanno un effetto significativo sulla qualità dei risultati per i progetti logici. Gli strumenti di sintesi ottimizzeranno il design, ma per ottenere risultati precisi, è necessario codificare in uno stile, che sarà prontamente riconosciuto dallo strumento di sintesi come costrutti logici specifici.
Inoltre, esistono buone pratiche di progettazione, che dovrebbero essere seguite per la progettazione logica digitale generale e per i dispositivi basati su LAB in particolare. La gestione delle metodologie di reset logico, i ritardi della pipeline e la corretta generazione di segnali sincroni sono alcuni esempi di buone pratiche di progettazione digitale. Di seguito sono elencate alcune risorse per l'apprendimento di buone pratiche di codifica HDL.
Risorse per buone linee guida sullo stile di codifica HDL
| Descrizione | della risorsa |
|---|---|
| Buone pratiche di progettazione ad alta velocità (ODSWTC01) | Formazione online gratuita |
| Stili di codifica HDL consigliati | Una sezione nella Guida dell'utente di Intel® Quartus® Prime Pro Edition |
| Pratiche di progettazione consigliate | Una sezione nella Guida dell'utente di Intel® Quartus® Prime Pro Edition |
| Advanced Synthesis Cookbook con esempi di design (ricettario.zip) | PDF con esempi di progettazione |
Proprietà intellettuale
Gli FPGA Intel® supportano un ampio portafoglio di proprietà intellettuale (IP) progettato specificamente per l'uso in FPGA Intel®. Ogni IP include un modello di simulazione per la verifica del progetto prima dell'implementazione del dispositivo. Per ulteriori informazioni sui core IP disponibili e sull'ecosistema IP all'interno del software Intel® Quartus® Prime, vedere i collegamenti seguenti.
Risorse per la proprietà intellettuale
| Descrizione | della risorsa |
|---|---|
| Portafoglio IP FPGA Intel® | Panoramica del portafoglio IP FPGA Intel® |
| Introduzione ai core IP FPGA Intel® | In che modo il catalogo IP e l'editor di parametri gestiscono i core IP nel software Intel® Quartus® Prime |
| Intel® FPGA IP Finder | Un elenco completo dei core IP FPGA Intel® |
Progettista di piattaforme
Guarda il webcast Introduzione a Platform Designer
Platform Designer è uno strumento grafico di integrazione di sistema che consente di integrare rapidamente un sistema di componenti complessi.
Utilizzando un framework di interconnessione standardizzato (Avalon® o AMBA* AXI*), è possibile integrare la proprietà intellettuale di terze parti, dall'IP della propria organizzazione o da moduli black-box ancora da definire. Tutti i core IP FPGA Intel® sono conformi alle specifiche dell'interfaccia platform designer.
Platform Designer genera l'HDL per l'istanziazione nel resto del progetto FPGA.
Documentazione di Platform Designer
| Descrizione | della risorsa |
|---|---|
| Creazione di un sistema con Platform Designer | Nozioni di base sull'utilizzo di Platform Designer |
| Creazione di componenti di Platform Designer | Come integrare i componenti della proprietà intellettuale (IP) da utilizzare in Platform Designer |
| Interconnessione platform designer | Dettagli sulle interfacce mappate in memoria e streaming disponibili negli standard di interconnessione Avalon® e AMBA* AXI* |
| Ottimizzazione delle prestazioni del sistema platform designer | Ottimizzazione delle pipeline e gestione dell'arbitrato dei bus in un sistema Platform Designer |
| Riferimento Tcl dell'interfaccia componente | Guida di riferimento all'API (Application Programming Interface) per l'integrazione dell'IP nel sistema Platform Designer |
| Componenti di progettazione del sistema di Platform Designer | Descrizione dei componenti di interconnessione disponibili in Platform Designer |
Corsi di formazione platform designer (ex Qsys)
Esempi di progettazione di Platform Designer
| Descrizione | delle risorse|
|---|---|
| Platform Designer - Esempio di progettazione | Esempio di progettazione scaricabile di un tester di memoria implementato in Platform Designer. |
| Esempio di progettazione della memoria AXI* | Interfaccia agente AMBA* AXI*-3 su un semplice componente di memoria personalizzato Verilog. |
| Esempio di simulazione BFM: interfaccia bridge HPS AXI* con FPGA Core | Un'interfaccia HPS (Hard Processor System) con il bridge FPGA AXI* (h2f). |
| Manuale utente di Avalon® Verification IP Suite (PDF) | Modelli funzionali bus (BFM) per verificare i core IP utilizzando le interfacce Avalon®. |
| File di progettazione (.zip) | |
| Mentor Graphics* AXI* Verification IP Suite (PDF) | BFM per verificare i core IP utilizzando le interfacce AMBA* AXI*. |
Libri bianchi
| Descrizione | della risorsa |
|---|---|
| Confronto degli approcci di integrazione IP per l'implementazione di FPGA | Vengono illustrate le sfide di interconnessione nei dispositivi FPGA complessi. |
| Applicazione dei vantaggi dell'architettura Network on a Chip alla progettazione di sistemi FPGA | Vengono descritti i vantaggi delle architetture NoC (Network on a Chip) nella progettazione di sistemi FPGA Intel®. |
3. Simulazione
Panoramica della simulazione
Il software Intel® Quartus® Prime supporta la simulazione di progettazione RTL e gate-level nei simulatori EDA supportati.
La simulazione comporta:
- Configurazione dell'ambiente di lavoro del simulatore
- Compilazione di librerie di modelli di simulazione
- Esecuzione della simulazione
Il software Intel® Quartus® Prime supporta l'uso di un flusso di simulazione con script per automatizzare l'elaborazione della simulazione nell'ambiente di simulazione preferito.
Nel software Intel® Quartus® Prime Standard Edition, è possibile utilizzare il flusso di strumenti NativeLink, che automatizza l'avvio del simulatore scelto.
Flusso di simulazione con script
L'integrazione di un simulatore HDL nel flusso di strumenti software Intel® Quartus® è descritta nella sezione seguente della Guida dell'utente del software Intel® Quartus® | Manuale:
- Simulazione di progetti FPGA Intel® (Pro Edition | Edizione Standard)
Quando si utilizza Platform Designer per configurare core e sistemi IP, vengono generati script di configurazione dell'ambiente di simulazione per i simulatori EDA supportati.
Quando si creano più sistemi platform designer, è necessario eseguire "Generate Simulator Setup Script for IP" per creare uno script combinato per i sistemi in Platform Designer.
- Generazione di uno script di installazione del simulatore combinato(Pro Edition | Edizione Standard)
È possibile incorporare script di simulazione di base IP generati in uno script di simulazione di primo livello che controlla la simulazione dell'intero progetto. Dopo aver eseguito ip-setup-simulation, utilizzare le informazioni seguenti per copiare le sezioni del modello e modificarle per utilizzarle in un nuovo file di script di primo livello.
- Aldec Active-HDL ( Pro Edition | Edizione Standard )
- Aldec Riviera-PRO ( Pro Edition | Edizione Standard )
- Cadence Incisive Enterprise ( Pro Edition | Edizione Standard )
- Mentor Graphics* ModelSim*-Intel® FPGA Edition (in bundle con il software Intel® Quartus® Prime) (Pro Edition | Edizione Standard )
- Mentor Graphics* ModelSim* - PE ( Pro Edition | Edizione Standard )
- Mentor Graphics* ModelSim* - SE ( Pro Edition | Edizione Standard )
- Mentor Graphics* QuestaSim ( Pro Edition | Edizione Standard )
- Sinossi* VCS e VCS MX ( Pro Edition | Edizione Standard)
È inoltre possibile fare riferimento ai seguenti video per indicazioni sulla configurazione delle simulazioni.
Flusso di simulazione NativeLink
Nel software Intel® Quartus® Prime Standard Edition, è possibile utilizzare NativeLink. Ciò consente di avviare automaticamente tutti i passaggi necessari per simulare il progetto dopo aver modificato il codice sorgente o l'IP.
La funzione NativeLink integra il simulatore EDA con il software Intel® Quartus® Prime Standard Edition automatizzando quanto segue:
- Generazione di file specifici del simulatore e script di simulazione.
- Compilazione di librerie di simulazione.
- Avvio automatico del simulatore dopo l'analisi e l'elaborazione, l'analisi e la sintesi del software Intel® Quartus® Prime o dopo una compilazione completa.
Risorse per l'installazione di NativeLink Simulation
| Descrizione | della risorsa |
|---|---|
| Utilizzo di NativeLink Simulation | Un capitolo della Guida dell'utente di Intel Quartus Prime Standard Edition: Simulazione di terze parti |
| Come impostare la simulazione NativeLink | Un breve video che dimostra come configurare NativeLink per un design semplice |
Risorse di simulazione
Risorse di simulazione
Il software Intel® Quartus® Prime Standard Edition supporta questi simulatori EDA:
- Aldec Active-HDL
- Aldec Riviera-PRO
- Cadenza Incisiva Enterprise
- Mentor Graphics* ModelSim*-Intel FPGA (in bundle con il software Intel® Quartus® Prime)
- Mentor Graphics* ModelSim* - PE
- Mentor Graphics* ModelSim* - SE
- Mentor Graphics* QuestaSim
- Sinossi* VCS e VCS MX
L'integrazione di un simulatore HDL nel flusso di strumenti software Intel® Quartus® è descritta nella sezione Simulazione dei progetti FPGA Intel nella Guida dell'utente di Intel Quartus Prime Pro Edition: Simulazione di terze parti.
4. Sintesi
Panoramica della sintesi
La fase di sintesi logica del flusso di progettazione software Intel® Quartus® prenderà il codice RTL (Register Transfer Level) e creerà una netlist di primitive di livello inferiore (la netlist post-sintesi). La netlist post-sintesi verrà quindi utilizzata come input per il Fitter, che posizionerà e instrada il progetto.
I software Intel® Quartus® Prime e Quartus® II includono sintesi integrata avanzata e interfacce con altri strumenti di sintesi di terze parti. Il software offre anche visualizzatori di netlist schematici che è possibile utilizzare per analizzare una struttura di un progetto e vedere come il software ha interpretato il progetto.
I risultati della sintesi possono essere visualizzati con i visualizzatori Quartus® Netlist, sia dopo l'elaborazione RTL che dopo la mappatura tecnologica.
Documentazione di sintesi
| Descrizione | del titolo|
|---|---|
| Sintesi integrata Quartus Prime | Lo strumento di sintesi integrato del software Intel® Quartus® Prime supporta la sintesi di VHDL, Verilog, SystemVerilog e linguaggi di progettazione legacy specifici di Intel® FPGA. |
| Supporto Synplify | Il flusso di strumenti software Intel® Quartus® Prime supporta anche i sintetizzatori logici Synplicity Synplify e Synplify Pro. |
| Supporto Mentor Graphics* Precision RTL | Il flusso di strumenti software Intel® Quartus® Prime supporta anche il sintetizzatore RTL di precisione Mentor Graphics*. |
Formazione e dimostrazioni di sintesi
| Descrizione | del titolo|
|---|---|
| Utilizzo del software Quartus® Prime: un'introduzione (ODSW1100) | Acquisisci familiarità con l'ambiente di progettazione software Quartus® Prime di base. Imparerai a conoscere un flusso di progettazione FPGA di base e come utilizzare il software Quartus® Prime nel flusso. Questo è un corso online di 1,5 ore. |
| The Quartus® Prime Software Design Series: Foundation (Standard) (ODSW1110) | Impara a utilizzare il software Quartus® Prime per sviluppare un progetto FPGA o CPLD dalla progettazione iniziale alla programmazione del dispositivo. Questo è un corso online di 3,5 ore. |
| The Quartus® Prime Software Design Series: Foundation (IDSW110) | Creare un progetto, immettere i file di progettazione, compilare e configurare il dispositivo per vedere il progetto funzionare nel sistema. Immettere vincoli di temporizzazione e analizzare un progetto utilizzando l'analizzatore di temporizzazione. Scopri come il software si interfaccia con i comuni strumenti EDA utilizzati per la sintesi e la simulazione. Questo è un corso con istruttore di 8 ore. |
Sintesi di alto livello
Lo strumento di sintesi di alto livello (HLS) di Intel accetta una descrizione del progetto scritta in C++ e genera codice RTL ottimizzato per FPGA Intel®.
Per ulteriori informazioni sul compilatore Intel® HLS, inclusi documentazione, esempi e corsi di formazione, vedere la pagina di supporto HLS.
Documentazione HLS
| Descrizione | del documento|
|---|---|
| Guida introduttiva HLS | Viene illustrato come inizializzare l'ambiente del compilatore di sintesi di alto livello. Include anche esempi di progettazione ed esercitazioni per illustrare i modi in cui utilizzare efficacemente il compilatore. |
| Guida per l'utente di HLS | Vengono fornite istruzioni su come sintetizzare, verificare e simulare core IP per i prodotti FPGA Intel®. |
| Manuale di riferimento HLS | Vengono fornite informazioni sul flusso di progettazione dei componenti HLS (High-Level Synthesis), incluse le opzioni di comando e altri elementi di programmazione che è possibile utilizzare nel codice del componente. |
| Guida alle best practice HLS | Vengono forniti suggerimenti e indicazioni su come ottimizzare la progettazione dei componenti utilizzando le informazioni fornite dal compilatore HLS. |
5. Installatore
Installatore - Pro Edition
Con il software Intel® Quartus® Prime Pro Edition, il Fitter fa il suo lavoro in fasi controllabili individualmente; è possibile ottimizzare ogni fase singolarmente eseguendo solo quella fase del processo di acciamento, iterando per ottimizzare quella fase.
Stadi più in forma
| Ottimizzazione incrementale | della fase difitter |
|---|---|
| Piano | Dopo questa fase, è possibile eseguire l'analisi della temporizzazione post-piano per verificare i vincoli di temporizzazione e convalidare le finestre di temporizzazione cross-clock. Visualizza le proprietà di posizionamento e periferia ed esegui la pianificazione del clock per i progetti FPGA Intel® Arria® 10 e Intel® Cyclone® 10 FPGA. |
| Posto precoce | Dopo questa fase, il Chip Planner può visualizzare un posizionamento iniziale di alto livello degli elementi di progettazione. Utilizzare queste informazioni per guidare le decisioni di pianificazione. Per i progetti FPGA Intel® Stratix® 10, è anche possibile eseguire la pianificazione anticipata dell'orologio dopo l'esecuzione di questa fase. |
| Luogo | Dopo questa fase, convalidare l'utilizzo delle risorse e della logica nei report di compilazione ed esaminare il posizionamento degli elementi di progettazione in Chip Planner. |
| Rotta | Dopo questa fase, eseguire la configurazione dettagliata e mantenere la chiusura dei tempi in Timing Analyzer e visualizzare le congestioni di routing tramite Chip Planner. |
| Ritempo | Dopo questa fase, esaminare i risultati del retiming nel report Fitter e correggere eventuali restrizioni che limitano l'ulteriore ottimizzazione del retiming. |
Per impostazione predefinita, il Fitter eseguirà tutte le sue fasi. Tuttavia, è possibile analizzare i risultati delle fasi di Fitter per valutare la progettazione prima di eseguire la fase successiva o prima di eseguire una compilazione completa. Per ulteriori informazioni su come utilizzare le fasi Fitter per controllare la qualità dei risultati per la progettazione, fare riferimento alla sezione Esecuzione del fitter nella Guida dell'utente del compilatore: Intel® Quartus® Prime Pro Edition.
È possibile specificare diverse impostazioni per dirigere il livello di sforzo del fitter per elementi quali l'imballaggio del registro, la duplicazione e l'unione dei registri e il livello di sforzo complessivo. Per ulteriori informazioni sulle impostazioni di Fitter, vedere le discussioni nella sezione Riferimento alle impostazioni di fitter nella Guida dell'utente del compilatore: Intel® Quartus® Prime Pro Edition.
Installatore - Standard Edition
Nel software Intel® Quartus® Prime Standard Edition, è possibile specificare diverse impostazioni per indirizzare il livello di sforzo del fitter, ad esempio l'impacchettamento del registro, la duplicazione e l'unione dei registri e il livello di sforzo complessivo. Per un elenco completo delle impostazioni di Fitter, vedere la pagina della Guida delle impostazioni del compilatore
Per ulteriori informazioni sulle impostazioni di Fitter, vedere discussioni in
- Riduzione del tempo di compilazione della sezione Intel® Quartus® Prime Standard Edition Guida dell'utente: Compilatore
- Sezione Chiusura e ottimizzazione dei tempi della Guida dell'utente di Intel® Quartus® Prime Standard Edition: Ottimizzazione del progetto
6. Analisi dei tempi
Panoramica dell'analisi dei tempi
L'analizzatore di temporizzazione determina le relazioni di temporizzazione che devono essere soddisfatte affinché il progetto funzioni correttamente e controlla i tempi di arrivo rispetto ai tempi richiesti per verificare la temporizzazione.
L'analisi dei tempi coinvolge molti concetti fondamentali: archi asincroni v. sincroni, tempi di arrivo e richiesti, requisiti di configurazione e attesa, ecc. Questi sono definiti nella sezione Timing Analysis Basic Concepts di Intel® Quartus® Prime Standard Edition User Guide: Timing Analyzer.
L'analizzatore di temporizzazione applica i vincoli di temporizzazione e determina i ritardi di temporizzazione dai risultati dell'implementazione del progetto nel dispositivo di destinazione da parte del fitter.
L'analizzatore di temporizzazione deve operare a partire da una descrizione accurata dei requisiti di temporizzazione, espressi come vincoli di temporizzazione. La sezione Progettazioni vincolanti della Guida dell'utente di Intel® Quartus® Prime Standard Edition: Timing Analyzer descrive come aggiungere vincoli di temporizzazione ai file .sdc, per l'utilizzo sia da parte del fitter che dell'analizzatore di temporizzazione.
La chiusura dei tempi è un processo iterativo di raffinazione dei vincoli di temporizzazione; regolazione dei parametri per la sintesi e il Fitter e gestione delle variazioni dei semi di fitter.
Analizzatore di temporizzazione
The Intel Quartus Prime Timing Analyzer
L'analizzatore di temporizzazione del software Intel® Quartus® Prime è un potente strumento di analisi dei tempi in stile ASIC che convalida le prestazioni di temporizzazione di tutta la logica nella progettazione utilizzando una metodologia di vincolo, analisi e reporting standard del settore. Timing Analyzer può essere guidato da un'interfaccia utente grafica o da un'interfaccia a riga di comando per vincolare, analizzare e segnalare i risultati per tutti i percorsi di temporizzazione nel progetto.
Una guida completa per l'utente su Timing Analyzer è disponibile nella sezione Esecuzione dell'analizzatore di temporizzazione della Guida dell'utente di Intel® Quartus® Prime Standard Edition: Timing Analyzer.
Se non si ha alcuna novità nell'analisi dei tempi, vedere la sezione Flusso consigliato per gli utenti alle prime ore della Guida dell'utente di Intel® Quartus® Prime Standard Edition: Timing Analyzer. Questo descrive l'intero flusso di progettazione utilizzando i vincoli di base.
Corsi di formazione su Timing Analyzer
| Durata del corso | Tipo numero | di corso | |
|---|---|---|---|
| Intel Quartus Prime Software Design Series: analisi dei tempi | 8 Ore | Intruttore-Led | IDSW120 · |
| Analisi avanzata dei tempi con TimeQuest | 8 Ore | Istruttore | IDSW125 · |
| Analizzatore di temporizzazione: introduzione all'analisi dei tempi | 15 Minuti | Online, Gratis | ODSW1115 · |
| Analizzatore di temporizzazione: GUI dell'analizzatore di temporizzazione | 31 Minuti | Online, Gratis | ODSW1116 |
| Analizzatore di temporizzazione: Integrazione e reporting di Intel Quartus Prime | 25 Minuti | Online, Gratis | ODSW1117 |
| Timing Analyzer: Vincoli SDC richiesti | 34 Minuti | Online, Gratis | ODSW1118 |
| Chiusura temporale tramite timequest reporting personalizzato | 24 Minuti | Online, Gratis | OTIM1100 · |
Chiusura temporale
Se l'analizzatore di temporizzazione determina che le specifiche di temporizzazione non sono soddisfatte, il progetto deve essere ottimizzato per la temporizzazione fino a quando la discrepanza non viene chiusa e le specifiche di temporizzazione non vengono soddisfatte.
La chiusura temporale coinvolge diverse tecniche possibili. Le tecniche più efficaci varieranno con ogni progetto. Il capitolo Timing Closure and Optimization nella Guida dell'utente per l'ottimizzazione del design: Intel Quartus Prime Pro Edition fornisce molti consigli pratici sul processo di chiusura dei tempi.
Ci sono diversi corsi di formazione aggiuntivi per aiutarti a capire come valutare il tuo progetto per le giuste tecniche di chiusura dei tempi.
Tempi di chiusura dei corsi di formazione
| Durata del corso | Tipo numero | di corso | |
|---|---|---|---|
| Compilazione incrementale basata su blocchi nel software Intel® Quartus® Prime Pro: chiusura dei tempi e suggerimenti | 22 Minuti | Online, Gratis | OIBBC102 · |
| Valutazione del progetto per la chiusura dei tempi | 55 Minuti | Online, Gratis | ODSWTC02 |
| Le migliori pratiche di progettazione HDL per la chiusura dei tempi | 61 Minuti | Online, Gratis | OHDL1130 · |
| Chiusura temporale tramite timequest reporting personalizzato | 24 Minuti | Online, Gratis | OTIM1100 · |
| Chiusura dei tempi con il software Quartus® II | 8 Ore | Istruttore | IDSW145 · |
7. Ottimizzazione del design
Panoramica dell'ottimizzazione del progetto
I software Intel® Quartus® Prime e Quartus® II includono un'ampia gamma di funzionalità che consentono di ottimizzare la progettazione per area e tempistica. In questa sezione vengono fornite le risorse per facilitare le tecniche e gli strumenti di ottimizzazione della progettazione.
I software Intel® Quartus® Prime e Quartus® II offrono l'ottimizzazione della netlist di sintesi fisica per ottimizzare i progetti oltre il processo di compilazione standard. La sintesi fisica aiuta a migliorare le prestazioni del progetto, indipendentemente dallo strumento di sintesi utilizzato.
Documentazione di supporto per l'ottimizzazione
| Descrizione | del titolo|
|---|---|
| Ottimizzazione dell'area e dei tempi | Questa sezione della guida dell'utente spiega come ridurre l'utilizzo delle risorse, ridurre i tempi di compilazione e migliorare le prestazioni di temporizzazione durante la progettazione per i dispositivi Intel®. |
| Analisi e ottimizzazione della planimetria del progetto | In questa sezione della guida per l'utente viene descritto come utilizzare Chip Planner per analizzare e ottimizzare la planimetria dei progetti. In questo capitolo viene inoltre illustrato come utilizzare Logic Lock Region per controllare il posizionamento. |
| Gestione delle modifiche ingegneristiche con Chip Planner | In questa sezione della guida per l'utente viene descritto come utilizzare Chip Planner per implementare gli ordini di modifica tecnica (ECO) per i dispositivi supportati. |
| Ottimizzazioni Netlist e sintesi fisica | Questa sezione della guida per l'utente spiega come le ottimizzazioni della netlist e la sintesi fisica nel software Intel® Quartus® Prime possono modificare la netlist del progetto e contribuire a migliorare la qualità dei risultati. |
| Centro risorse compilazione incrementale | Questa pagina Web del Centro risorse mostra come utilizzare la compilazione incrementale per ridurre i tempi di compilazione e conservare i risultati durante l'ottimizzazione. |
Corsi di formazione sull'ottimizzazione del design
| Durata del corso | Tipo numero | di corso | |
|---|---|---|---|
| Utilizzo del software Intel® Quartus® Prime Pro: Chip Planner | 29 Minuti | Online, Gratis | OPROCHIPPLAN |
| Utilizzo di Esplora spazio progettazione | 21 Minuti | Online, Gratis | ODSE |
| Temporizzazione della chiusura tramite Timequest Custom Reporting | 24 Minuti | Online, Gratis | OTIM1100 · |
| Le migliori pratiche di progettazione HDL per la chiusura dei tempi | 1 ora | Online, Gratis | OHDL1130 · |
Strumenti di ottimizzazione del progetto
Il software Intel® Quartus® Prime fornisce strumenti che presentano il progetto in modo visivo. Questi strumenti consentono di diagnosticare eventuali aree problematiche nel progetto, in termini di inefficienze logiche o fisiche.
- È possibile utilizzare i visualizzatori Netlist per visualizzare una rappresentazione schematica del progetto in diverse fasi del processo di implementazione: prima della sintesi, dopo la sintesi e dopo il percorso e il percorso. Ciò consente di confermare le finalità di progetto in ogni fase.
- Design Partition Planner consente di visualizzare e rivedere lo schema di partizionamento di un progetto mostrando le informazioni di temporizzazione, le densità di connettività relative e il posizionamento fisico delle partizioni. È possibile individuare le partizioni in altri visualizzatori o modificare o eliminare le partizioni.
- Con Chip Plannerè possibile effettuare assegnazioni di planimetria, eseguire analisi dell'alimentazione e visualizzare percorsi critici e congestione del routing. Il Design Partition Planner e il Chip Planner consentono di partizionare e disporre il progetto a un livello superiore.
- Design Space Explorer II (DSE) automatizza la ricerca delle impostazioni che danno i migliori risultati in ogni singolo progetto. DSE esplora lo spazio di progettazione del progetto, applica varie tecniche di ottimizzazione e analizza i risultati per aiutarti a scoprire le impostazioni migliori per il tuo progetto.
L'utilizzo di questi strumenti può aiutarti a ottimizzare l'implementazione del dispositivo.
Visualizzatori Netlist
I visualizzatori netlist del software Intel® Quartus® Prime offrono modi potenti per visualizzare il progetto in varie fasi. Il cross-probing è possibile con altre viste di progettazione: è possibile selezionare un elemento ed evidenziarlo nelle finestre Chip Planner e Design File Viewer.
- Il visualizzatore RTL mostra la logica e le connessioni dedotte dal sintetizzatore, dopo l'elaborazione della gerarchia e dei principali blocchi logici. È possibile utilizzare RTL Viewer per controllare visivamente il progetto prima della simulazione o di altri processi di verifica.
- Technology Map Viewer (Post-Mapping) può aiutarti a individuare i nodi nella tua netlist dopo la sintesi ma prima del place-and-route.
- Il Technology Map Viewer (Post-Fitting) mostra la netlist dopo place-and-route. Questo può differire dalla netlist post-mapping perché il montatore può effettuare ottimizzazioni al fine di soddisfare i vincoli durante l'ottimizzazione fisica.
Il visualizzatore RTL visualizza la logica dedotta dallo strumento sintesi dopo l'elaborazione della gerarchia e dei principali blocchi funzionali.
Il Technology Map Viewer mostra la logica dopo la sintesi (la "vista post mappa") o dopo il posizionamento e il routing (la "vista post fit").
Netlist e visualizzatori di macchine a stati finiti
Guarda una dimostrazione del software Quartus® Netlist Viewer e Finite State Machine Viewer nei video qui sotto.
Intel® Quartus® Prime Netlist Viewer: strumenti che aiutano ad analizzare e eseguire il debug dei progetti (parte 1)
Intel® Quartus® Prime RTL Viewer e State Machine Viewer offrono potenti modi per visualizzare i risultati di sintesi iniziali e completamente mappati durante i processi di debug, ottimizzazione e immissione dei vincoli.
Intel® Quartus® Prime Netlist Viewer: strumenti che aiutano ad analizzare e eseguire il debug dei progetti (parte 2)
Intel® Quartus® Prime RTL Viewer e State Machine Viewer offrono potenti modi per visualizzare i risultati di sintesi iniziali e completamente mappati durante i processi di debug, ottimizzazione e immissione dei vincoli.
Risorse per Netlist Viewers
| Descrizione | della risorsa |
|---|---|
| Ottimizzazione della Design Netlist | Una sezione nella Guida per l'utente di Intel® Quartus® Prime Standard Edition: Ottimizzazione del design, che copre l'uso dei visualizzatori Netlist. |
Pianificatore di chip
L'analisi della planimetria del progetto aiuta a chiudere i tempi e garantire prestazioni ottimali in progetti altamente complessi. Il Chip Planner del software Intel® Quartus® Prime consente di chiudere rapidamente i tempi sui progetti. È possibile utilizzare Chip Planner insieme a Logic Lock Regions per compilare i progetti gerarchicamente e assistere con la planimetria. Inoltre, utilizzare le partizioni per preservare il posizionamento e i risultati del routing dalle singole esecuzioni di compilazione.
È possibile eseguire l'analisi del progetto e creare e ottimizzare la planimetria del progetto con Chip Planner. Per effettuare assegnazioni di I/O, utilizzare Pin Planner.
Risorse di Chip Planner
| Descrizione | del tipo di | risorsa |
|---|---|---|
| Analisi e ottimizzazione della planimetria del progetto | Guida dell'utente per l'ottimizzazione del design: Capitolo Intel® Quartus® Prime Pro Edition | Documentazione principale per Design Floorplan e Chip Planner |
| Video didattico di Chip Planner (Parte 1 di 2) | E2E Video | Esercitazione su Chip Planner: percorsi di temporizzazione di riferimento incrociato, Fan-in, Fan-out, ritardi di routing e regioni di clock |
| Video didattico di Chip Planner (Parte 2 di 2) | E2E Video | Esercitazione su Chip Planner: Utilizzo del routing, Ricerca degli elementi di progettazione e Aree di blocco logico |
| Apportare modifiche ECO utilizzando Intel FPGA Quartus Chip Planner e Resource Property Editor (Parte 1 di 3) | E2E Video | Apportare modifiche TARDIVE ALL'ORDINE DI MODIFICA TECNICA (ECO) in ritardo utilizzando il Chip Planner |
| Apportare modifiche ECO utilizzando Intel FPGA Quartus Chip Planner e Resource Property Editor (Parte 2 di 3) | E2E Video | Apportare piccole modifiche ECO in ritardo utilizzando il Chip Planner |
| Apportare modifiche ECO utilizzando Intel FPGA Quartus Chip Planner e Resource Property Editor (Parte 3 di 3) | E2E Video | Apportare piccole modifiche ECO in ritardo utilizzando il Chip Planner |
| Come tracciare il routing locale del clock recuperato CDR dal canale del ricetrasmettitore al pin I/O utilizzando Timing Analyzer e Chip Planner | E2E Video | Un esempio di come utilizzare il Chip Planner con l'analizzatore di temporizzazione |
Esplora spazio di progettazione II
Design Space Explorer II (DSE) consente di esplorare i numerosi parametri disponibili per la compilazione del progetto.
È possibile utilizzare il DSE per gestire più compilazioni con parametri diversi per trovare la migliore combinazione di parametri che consentono di ottenere la chiusura dei tempi.
Risorse di Design Space Explorer II
| Descrizione | della risorsa |
|---|---|
| Ottimizzazione con Design Space Explorer II | Guida introduttiva dell'utente: Intel® Quartus® Prime Pro Edition |
| Esempio di progettazione di Design Space Explorer (DSE) | Un esempio di esplorazione dello spazio di progettazione |
| Utilizzo di Design Space Explorer (ODSE) | Formazione online gratuita, 21 minuti |
8. Debug su chip
Panoramica del debug su chip
Con l'aumento delle prestazioni, delle dimensioni e della complessità degli FPGA, il processo di verifica può diventare una parte fondamentale del ciclo di progettazione fpGA. Per alleviare la complessità del processo di verifica, Intel fornisce un portafoglio di strumenti di debug su chip. Gli strumenti di debug su chip consentono l'acquisizione in tempo reale dei nodi interni del progetto per aiutarti a verificare rapidamente il tuo progetto senza l'uso di apparecchiature esterne, come un analizzatore logico da banco o un analizzatore di protocollo. Ciò può alleviare il numero di pin necessari per il sondaggio del segnale a livello di scheda. Per una guida a tutti gli strumenti del portafoglio di debug, fare riferimento alla sezione Strumenti di debug del sistema nella Guida dell'utente degli strumenti di debug: Intel® Quartus® Prime Pro Edition.
- Console di sistema: utilizzando un interprete Tcl, Console di sistema presenta un'interfaccia di script tra una workstation e i componenti di Platform Designer sul dispositivo.
- Transceiver Toolkit - Testa e ottimizza la qualità del segnale di collegamento del ricetrasmettitore
- Signal Tap Logic Analyzer - Utilizza le risorse FPGA locali per campionare i nodi di test e restituisce le informazioni attraverso display grafici della forma d'onda nella GUI del software Intel Quartus Prime
- Signal Probe - instrada in modo incrementale i segnali interni ai pin I/O per il monitoraggio
- Interfaccia analizzatore logico - Multiplex di un set di segnali per un piccolo numero di pin I/O di riserva per il monitoraggio
- Sorgenti e sonde in-system - Valori logici di azionamento e di esempio tramite JTAG
- In-System Memory Content Editor - Visualizza e modifica la memoria su chip
- Interfaccia JTAG virtuale - Consente comunicazioni con l'interfaccia JTAG
Il debug della memoria esterna è facilitato da Extermal Memory Interface Toolkit, che è dettagliato nel Centro di supporto dell'interfaccia della memoria esterna.
Il Transceiver Toolkit offre ampie strutture per verificare la qualità e le prestazioni del segnale del ricetrasmettitore. Per ulteriori informazioni su questo toolkit, vedere la pagina del prodotto Transceiver Toolkit.
Esempi di debug su chip
Esempi di progettazione di debug su chip
Di seguito sono riportati alcuni esempi che consentono di sfruttare le funzionalità disponibili per scenari di debug comuni.
- Esempi di progettazione del flusso di attivazione basato sullo stato dell'analizzatore logico SignalTap II ›
- Esempio di sorgenti e sonde in-system ›
- Esempi di transceiver Toolkit per dispositivi Stratix® V GX, Arria® V GX/GT, Cyclone® V GX/GT e Stratix® IV GX/GT ›
- Esempi di progettazione di console di sistema (.qar Quartus® formato di archivio software)
Debug su chip - Corsi di formazione
Corsi di formazione sul debug su chip
Debug su chip - Altre risorse
Debug su chip - altre risorse
| Descrizione | della risorsa |
|---|---|
| Guida dell'utente intel® FPGA Virtual JTAG (Intel® FPGA_virtual_jtag) IP Core (PDF) | L'IP FPGA Intel® FPGA_virtual_jtag Intel® comunica tramite una porta JTAG, consentendo di sviluppare soluzioni di debug personalizzate. |
AN 323: Utilizzo degli analizzatori logici incorporati SignalTap II nei sistemi SOPC Builder (PDF) |
Utilizzo di SignalTap per monitorare i segnali situati all'interno di un modulo di sistema generato dal Platform Designer. |
| AN 446: Debug dei sistemi Nios® II con l'analizzatore logico SignalTap II (PDF) | Questa nota applicativa esamina l'utilizzo del plug-in Nios® II all'interno dell'analizzatore logico Signal Tap e presenta le funzionalità, le opzioni di configurazione e le modalità di utilizzo del plug-in. |
| AN 799: Debug rapido di progetti Intel® Arria® 10 utilizzando la sonda di segnale e la ricompilazione rapida | Accedi ai segnali interni con un impatto minimo sul tuo progetto. |
Argomenti avanzati
Flussi di progettazione basati su blocchi
Il software di progettazione Intel® Quartus® Prime Pro Edition offre flussi di progettazione basati su blocchi. Esistono due tipi: i flussi Incremental Block-Based Compilation e Design Block Reuse, che consentono al team di sviluppo geograficamente diversificato di collaborare a un progetto.
Incremental Block-Based Compilation sta conservando o svuotando una partizione all'interno di un progetto. Questo funziona con le partizioni di base e non richiede file aggiuntivi o pianificazione del pavimento. La partizione può essere svuotata, conservata nelle istantanee Source, Synthesis e Final.
Il flusso Design Block Reuse consente di riutilizzare un blocco di un progetto in un progetto diverso creando, conservando ed esportando una partizione. Con questa funzione, puoi aspettarti una mano pulita dai moduli chiusi con i tempi tra diversi team.
Risorse di progettazione basate su blocchi
- Sezione Flusso di progettazione basato su blocchi nella Guida dell'utente di Intel® Quartus® Prime Pro Edition
- Esercitazione: Intel® FPGA Design Block Reuse Flow (Intel® Arria® 10 GX, Intel® Quartus® Prime software v17.1) ›
- File di progettazione (.zip) ›
- Formazione: Design Block Reuse (OBBDR100) ›
- Formazione: Compilazione incrementale basata su blocchi (parte 1 di 3) (OIBBC100) ›
- Formazione: Compilazione incrementale basata su blocchi (parte 2 di 3) (OIBBC101) ›
- Formazione: Compilazione incrementale basata su blocchi (parte 3 di 3) (OIBBC102) ›
Ricompilazione rapida
Rapid Recompile consente il riutilizzo dei precedenti risultati di sintesi e di in forma quando possibile e non rielabora blocchi di progettazione invariati. Rapid Recompile può ridurre il tempo totale di compilazione dopo aver apportato piccole modifiche di progettazione. Rapid Recompile supporta le modifiche ECO funzionali basate su HDL e consente di ridurre il tempo di compilazione preservando le prestazioni della logica invariata.
Ricompilazione rapida - Risorse di supporto
| Descrizione | della risorsa |
|---|---|
| Esecuzione di Rapid Recompile | Sezione Di ricompilazione rapida nel volume 2 del manuale Intel® Quartus® Prime Pro Edition |
| AN 799: Debug rapido della progettazione Intel® Arria® 10 utilizzando la sonda di segnale e il ricompilazione rapida (PDF) | Nota applicativa che illustra come Rapid Recompile riduce il tempo di compilazione per piccole modifiche |
Riconfigurazione parziale
La riconfigurazione parziale (PR) consente di riconfigurare dinamicamente una parte dell'FPGA mentre il progetto FPGA rimanente continua a funzionare.
È possibile creare più persone per un'area del dispositivo e riconfigurare tale area senza influire sulle operazioni in aree esterne a tale persona.
Per ulteriori informazioni sulla riconfigurazione parziale, vedere la pagina Riconfigurazione parziale.
Scripting
Il software Intel® Quartus® Prime e Quartus® II include il supporto completo per lo scripting per i flussi di progettazione di script Tcl (Command Language) da riga di comando e tool command language. Eseguibili separati per ogni fase del flusso di progettazione del software, come l'analisi di sintesi, adattamento e temporizzazione, includono opzioni per effettuare impostazioni comuni ed eseguire attività comuni. L'API (Application Programming Interface) di scripting Tcl include comandi che coprono funzionalità di base e avanzate.
Scripting da riga di comando
È possibile utilizzare gli eseguibili da riga di comando del software Intel® Quartus® Prime o Quartus® II in file batch, script di shell, makefile e altri script. Ad esempio, utilizzare il comando seguente per compilare un progetto esistente:
$ quartus_sh --flow compile
Tcl Scripting
Utilizzare l'API Tcl per una delle attività seguenti:
- Creazione e gestione di progetti
- Effettuare incarichi
- Compilazione di progetti
- Estrazione dei dati del report
- Esecuzione dell'analisi dei tempi
Puoi iniziare con alcuni degli esempi nella pagina web degli esempi Tcl del software Quartus® II. Diverse altre risorse sono elencate di seguito.
Risorse per lo scripting
| Descrizione | della risorsa |
|---|---|
| Manuale di riferimento per lo scripting di Quartus® II | Copre sia gli eseguibili della riga di comando software ® Quartus che i pacchetti e i comandi Tcl all'interno di una shell software Quartus® |
| Manuale di riferimento del file delle impostazioni di Quartus® Prime Standard Edition | Vengono illustrate le impostazioni dei parametri disponibili nel file delle impostazioni del software Quartus® (.qsf). |
| Scripting da riga di comando | Una sezione della Guida dell'utente di Intel Quartus Prime Standard Edition. |
| Quartus® II Tcl Esempi | Una pagina Web con diversi esempi utili di script Tcl. |
| Scripting della riga di comando (ODSW1197) | Formazione online che presenta le funzionalità di scripting della riga di comando nel software Intel® Quartus® (30 min). |
| Introduzione a Tcl (ODSW1180) | Introduzione alla sintassi di scripting Tcl. |
| Quartus® II Software Tcl Scripting (ODSW1190) | Funzionalità di scripting Tcl nel software Quartus® II. |
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