Progettazione di riferimento del controller LCD TFT

Consigliato per:

  • Dispositivo: Cyclone® I/II/II

  • Quarzo®: sconosciuto

author-image

By

Panoramica

Il design di riferimento del controller LCD TFT Digital Blocks consente di accelerare la progettazione degli schermi del pannello LCD TFT nel sistema. La progettazione di riferimento è incentrata sul core della proprietà intellettuale (IP) del controller LCD TFT db9000AVLN, disponibile in formati netlist o VHDL/Verilog HDL Register Transfer Level (RTL).

Il core DB9000AVLN contiene un'interconnessione di sistema Avalon® mappata alla memoria per l'interfacciamento al processore embedded Nios® II e ai controller SDRAM o SRAM (la memoria può fungere da buffer di frame). Il software fornito con questo design di riferimento viene eseguito sul processore Nios II embedded per inserire un'immagine nella memoria del buffer del frame e richiama il core DB9000AVLN per l'unità del pannello LCD.

Utilizzando il software di progettazione Intel® Quartus®, è possibile creare un'istanza del design di riferimento del controller LCD TFT in un kit di sviluppo FPGA Cyclone®, Cyclone® II o Cyclone® III. Per un elenco completo dei kit di sviluppo Intel® FPGA supportati, consultare la sezione Tecnologia Intel® dimostrata .

È possibile collegare il pannello LCD al kit di sviluppo Intel FPGA con la fabbricazione di un cavo appropriato. Per ulteriori dettagli, contattare i moduli digitali.

La figura 1 mostra il diagramma del blocco di progettazione del controller LCD TFT.

Caratteristiche di progettazione hardware

  • Ampia gamma di risoluzioni dei pannelli LCD programmabili
    • Risoluzioni programmabili massime di 4096 x 2048
    • Risoluzioni orizzontali in pixel da 16 a 4096 pixel con incrementi di 16 pixel
  • Supporto per interfacce pannello LCD TFT a 1 porta
    • Digitale a 18 bit (6 bit/colore) e digitale a 24 bit (8 bit/colore)
  • Supporto per interfacce pannello LCD LVDS TFT a 2 porte
  • Profondità di colore bit per pixel (bpp) del buffer di frame programmabili:
    • 1, 2, 4, 8 bpp mappato attraverso la tavolozza dei colori a pixel LCD a 18 bit
    • 16, 18 bpp unità direttamente pixel LCD a 18 bit
    • 24 bpp per unità LCD a 24 bit
  • RAM della tavolozza dei colori per ridurre i requisiti di storage della memoria del buffer dei frame e Avalon larghezza di interconnessione del sistema
    • 256 entry per RAM a 16 bit, implementata come 128 entry da 32 bit
    • Caricato tramite l'interfaccia del bus slave in modo statico dal microprocessore o dall'interfaccia del bus master in modo dinamico con ciascun frame dal controller DMA (Direct Memory Access)
  • Supporto per il formato di output programmabile
    • RGB 6:6:6 o 5:6:5 sull'interfaccia digitale a 18 bit
    • RGB 8:8:8 sull'interfaccia digitale a 24 bit
  • Parametri di temporizzazione orizzontale e verticale programmabili
    • Portico anteriore, portico posteriore, larghezza di sincronizzazione, pixel per riga
    • Polarità di sincronizzazione
  • Clock dei pixel programmabile
    • Divisore di clock pixel da 1 a 128 dell'orologio del bus
    • Polarità di clock dei pixel
    • Input di clock pixel separato e indipendente
  • Segnale di temporizzazione per l'attivazione dei dati programmabili
    • Derivato dai parametri di temporizzazione orizzontale e verticale
    • Lo schermo abilita la polarità
  • Tre tipi di memoria
    • FIFO di ingresso a 16 parole x 32 bit, disaccoppiamento Avalon interconnessione di sistema e velocità di clock del pannello LCD. Integrato con controller DMA
    • RAM per tavolozza di colori a 16 bit a 255 parole
    • FIFO di output di 16 parole
    • Buffer FIFO parametrizzabili in profondità e larghezza
  • Supporto per il sequenziamento power-up e down
  • 9 fonti di interrupt interni con controllo mascheramento
  • Modalità Little-endian, big-endian o Windows CE
  • Conformità con l'interfaccia Avalon memory-mapped
  • Interfaccia PCI* opzionale
  • Sorgente Verilog HDL o VHDL RTL completamente sincrona e sintetizzabile con clock a bordo in aumento, senza clock gated e nessun tri-stato interno
  • Modificare o integrare il core DB9000AVLN in base alle proprie esigenze con i servizi di progettazione hardware e software Digital Blocks

Informazioni di contatto

Digital Blocks, Inc.
587 Rock Road
Glen Rock, NJ 07452 USA
Telefono: +1 201 251 1281
Fax: +1 201 632 4809
E-mail: info@digitalblocks.com
WWW: www.digitalblocks.com

Il contenuto di questa pagina è il risultato della combinazione tra la traduzione umana e quella automatica del contenuto originale in lingua inglese. Questo contenuto è fornito soltanto a titolo di informazione generale e non ha pretese di completezza o accuratezza. In presenza di contraddizioni tra la versione in lingua inglese di questa pagina e la sua traduzione, fa fede la versione inglese. Visualizza la versione in lingua inglese di questa pagina.