Timing Analyzer è un analizzatore di temporizzazione statico con resistenza ASIC che supporta il formato Synopsys® Design Constraints (SDC) standard del settore. Questa pagina fornisce link alle risorse in cui è possibile saperne di più su Timing Analyzer.
Per una breve panoramica dell'analysis di temporizzazione, fare riferimento alla sezione Analysis di temporizzazione nella pagina della funzionalità del prodotto verifica e livello di scheda madre.
Cercare i problemi noti di Timing Analyzer e le soluzioni di supporto tecnico visitare il database delle conoscenze. È possibile visitare il Forum della comunità Intel® per connettersi e discussioni problemi tecnici con altri utenti Intel® FPGA.
Per ulteriori risorse, visitare Intel® FPGA pagina Risorse di supporto.
Risorse di Timing Analyzer
La tabella 1 fornisce i link alla documentazione disponibile sull'debug di tempi.
Tabella 1. Documentazione di Timing Analyzer
| Descrizione del titolo | |
|---|---|
| AN775: linee guida per la generazione di informazioni sulla tempistica di I/O › | La presente nota dell'applicazione illustra le tecniche per generare informazioni di temporizzazione di I/O per qualsiasi dispositivo specifico utilizzando il software Intel® Quartus® Prime. |
2019 - L'inno di tempi ( PDF) › (Edizione Pro) |
Il Intel® Quartus® Prime Pro Edition Timing Analyzer utilizza la metodologia di vincolo e analisi standard del settore per segnalare tutti i dati richiesti, gli orari di arrivo dei dati e gli orari di arrivo dell'orologio per tutti i percorsi di registrazione, I/O e ripristino asin nella progettazione. |
2019 - L'inno di tempi ( PDF) › (standard edizione) |
Il Intel® Quartus® Prime Standard Edition Timing Analyzer utilizza il vincolo standard del settore e la metodologia di analisi per segnalare tutti i dati richiesti, gli orari di arrivo dei dati e gli orari di arrivo dell'orologio per tutti i percorsi di registrazione, I/O e ripristino asinnellao nellaprogettazionea.. |
| Applicazione di eccezioni multiciclo nell'analizzatore di tempi (PDF) › | Questa nota dell'applicazione descrive in dettaglio come applicare le eccezioni multiciclo nell'analizzatore di tempi. |
| Cookbook Quartus Prime Timing Analyzer (PDF) › | Questo libro di cucina fornisce vari esempi di progettazione e modelli che sono come applicare i vincoli di temporizzazione ai vari circuiti di progettazione. |
| Tutorial quick start di Timing Analyzer (PDF) › | Questa attività fornisce una rapida introduzione all'debug di tempi. |
| Manuale di riferimento API SDC e Timing Analyzer (PDF) › | Questo manuale di riferimento fornisce un elenco di tutti i comandi SDC supporto da Timing Analyzer, nonché l'API completa Tool Command Language (Tcl). |
| AN 471: analisi PLL FPGA ad alte prestazioni con timing analyzer (PDF) › | Questa nota dell'applicazione descrive come analysis e vincolare i loop phase-locked (PLL) utilizzando l'analysis di temporizzazione. |
| Esecuzione di un'analisi di temporizzazione equivalente tra Altera Timing Analyzer e Xilinx Trace white paper (PDF) › | Questo white paper mostra come eseguire un'analisi di temporizzazione statica equivalente tra l'analisi di temporizzazione di Altera e La traccia di Xilinx. |
| Clock di di temporizzazione dell'aggregatore › | Fornisce informazioni dettagliate sull'analisi del clock, inclusa la derivazione delle equazioni per l'analisi dei tempi. |
| Analizzatore eccezioni di timing › | Fornisce una panoramica delle eccezioni SDC di Timing Analyzer e della loro precedenza. |
| Raccolte di timing analyzer › | Elenca tutte le raccolte core di Timing Analyzer. |
| Interfaccia grafica di temporizzazione › | Ti familiarizza con l'interfaccia grafica dell'analysis di temporizzazione e le sue funzionalità. |
La tabella 2 fornisce link ai training e alle applicazioni disponibili sull'debug di tempi.
Tabella 2. Training e programma di analisi della tempistica
| Descrizione del titolo | |
|---|---|
Analizzatore di tempi (inglese) › (Corso online) |
L'analizzatore di temporizzazione statico di Timing Analyzer viene utilizzato nel software Quartus® II per verificare le prestazioni di un FPGA o HardCopy® ASIC. Creerai anche vincoli di temporizzazione (ad esempio, assegnazioni) utilizzando l'analysis di timing. Usaerai gli SDC supporto e genererai report di temporizzazione dall'interfaccia utente dell'analizzare di timing e dai file di script. Questo è un corso online di 1,5 ore. |
Vincolo delle interfacce sincrone di origine › (Corso online) |
Questo training mostra come vincolare e analizzare le interfacce sincrone di origine a velocità di dati solo con l'analizzatore di temporizzazione Timing Analyzer nel software Quartus® II. Imparerai i vantaggi delle interfacce sincrone di origine rispetto alle interfacce di sistema di clock comuni. Sarete in grado di scrivere vincoli SDC per vincolare sono singoli input e output sincroni di origine e velocità dei dati. Imparerai anche a utilizzare l'analysis di temporizzazione per segnalare e analysis la tempistica per output e input sincroni di origine. Questo è un corso online di 1 ora. |
Vincolo delle interfacce sincrone di origine a doppia velocità di dati › (Corso online) |
Questo training offre un'introduzione alle interfacce a doppia velocità dei dati e ad alcune delle sfide legate alla loro costrizione. Scoprirai i vincoli di clock, i vincoli dei dati e le eccezioni di temporizzazione sia per le interfacce DDR di input dell'output. Infine, scoprirai come analizzare la tempistica dell'interfaccia sincrona di origine DDR con l'analizzatore di temporizzazione Timing Analyzer. Questo è un corso online di 30 minuti. |
La serie di progettazione software Quartus II: fondazione › (Corso con l'indo) |
Imparerai come utilizzare il software Quartus II per sviluppare un FPGA o CPLD. Si creerà un nuovo progetto, si accederà a un file di progettazione nuovi o esistenti, si compirà in FPGA o CPLD di destinazione e si configurerà il dispositivo utilizzando il programmatore Quartus II per vedere la progettazione che funziona nel sistema. Si inseriranno anche i vincoli di temporizzazione interni e di I/O di base e si analizza un progetto per questi vincoli di temporizzazione utilizzando l'analysis di temporizzazione, l'analysis di temporizzazione nel software Quartus II. Questo è un corso guidato da istruttori di 8 ore. |
Software La serie di progettazione Quartus II: analisi dei tempi › (Corso con l'indo) |
Imparerai le funzionalità avanzate del software Quartus II che ti sarà di verificare la tua progettazione FPGA. Imparerai a vincolare e analizzare una progettazione per la tempistica, tra cui la comprensione dei parametri di temporizzazione FPGA, la scrittura di file SDC, la generazione di vari report di temporizzazione nell'analizzatore di temporizzazione di Timing Analyzer e l'applicazione di questa conoscenza a una progettazione FPGA. Si stima inoltre FPGA consumo energetico utilizzando strumenti software Quartus II e strumenti di simulazione EDA. Questo è un corso guidato da istruttori di 8 ore. |