VHDL: vera RAM a doppia porta con un clock singolo

author-image

By

Questo esempio descrive un design della RAM sincrona a 64 bit x a 8 bit, vero e proprio a doppia porta con qualsiasi combinazione di operazioni di lettura o scrittura indipendenti nello stesso ciclo di clock in VHDL. L'unità di progettazione passa dinamicamente tra le operazioni di lettura e scrittura con l'input di scrittura della rispettiva porta. Gli strumenti di sintesi sono in grado di rilevare i progetti di RAM nel codice HDL e dedurre automaticamente le megafunzioni altsyncram o altdpram a seconda dell'architettura del dispositivo di destinazione.

Figura 1. Vera RAM a doppia porta con un unico diagramma di primo livello di clock.

Scaricare i file utilizzati in questo esempio:

L'utilizzo di questo progetto è regolato e soggetto ai termini e condizioni del Contratto di licenza Intel® Design Example.

Tabella 1. Vera RAM a due porte con una singola porta di clock

Nome porta

Digitare

Descrizione

dataa[7:0], datab[7:0]

Input

Input di dati a 8 bit della porta A e della porta B

addr_a[5:0], addr_b[5:0]

Input

Input di indirizzo a 6 bit della porta A e della porta B

we_a, we_b

Input

Input di scrittura abilitati della porta A e della porta B

Clk

Input

Ingresso clock

q_a[7:0], q_b[7:0]

Output

Output di dati a 8 bit della porta A e della porta B

Il contenuto di questa pagina è il risultato della combinazione tra la traduzione umana e quella automatica del contenuto originale in lingua inglese. Questo contenuto è fornito soltanto a titolo di informazione generale e non ha pretese di completezza o accuratezza. In presenza di contraddizioni tra la versione in lingua inglese di questa pagina e la sua traduzione, fa fede la versione inglese. Visualizza la versione in lingua inglese di questa pagina.