VHDL: albero binario della mammella

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Questo esempio descrive un albero binario adder a 8 bit in VHDL. Per i dispositivi con tabelle di ricerca a 4 input in elementi logici (LE), l'utilizzo di una struttura ad albero binaria adder può migliorare in modo significativo le prestazioni.

Figura 1. Diagramma di livello superiore dell'albero binario della vescica.

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Tabella 1. Elenco di porte binarie dell'albero Adder

Descrizione tipo nome porta
a[7:0], b[7:0], c[7:0],
d[7:0], e[7:0]		 Input Input di dati a 8 bit
Clk Input Ingresso clock
risultato[7:0] Output Output dati a 8 bit
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