Questa pagina è composta da esempi di progettazione per le macchine a stato in Verilog HDL. Una macchina a stati è un circuito sequenziale che avanza attraverso un certo numero di stati. Gli esempi forniscono i codici HDL per implementare i seguenti tipi di macchine a stato:
Macchina a stato pasto a 4 stati
Le uscite di una macchina a stato Mealy dipendono sia dagli input che dallo stato corrente. Quando gli input cambiano, le uscite vengono aggiornate senza attendere un bordo di clock.
Macchina a stato Moore a 4 Stati
Le uscite di una macchina a stato di Moore dipendono solo dallo stato attuale. Gli output vengono scritti solo quando lo stato cambia (sul bordo dell'orologio).
Macchina a stato sicuro
Questo esempio utilizza il valore dell'attributo di sintesi syn_encoding sicuro per specificare che il software deve inserire una logica aggiuntiva per rilevare uno stato non valido e forzare la transizione della macchina a stato allo stato di ripristino.
Macchina a stato codificata dall'utente
Questo esempio utilizza l'utente dell'attributo di sintesi syn_encoding per indicare al software di codificare ogni stato con il valore definito nel codice sorgente HDL Verilog. Modificando i valori delle costanti di stato, è possibile modificare la codifica della macchina a stati.
Scaricare i file utilizzati in questo esempio:
- Scarica mealy_state_machine_v.zip
- Scarica moore_state_machine_v.zip
- Scarica safe_state_machine_v.zip
- Scarica user_encoded_machine_v.zip
- Scarica il modello Verilog HDL per il file README delle macchine a stato
Ogni download zip include il file HDL Verilog per la macchina a stato e il suo diagramma a blocchi di livello superiore.
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