Questo esempio descrive una progettazione moltiplicatore-adder con firma a 16 bit con registri di pipeline in Verilog HDL. Gli strumenti di sintesi sono in grado di rilevare i progetti di moltiplicatore-adder nel codice HDL e dedurre automaticamente la altmult_add megafunzione per fornire risultati ottimali.
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Tabella 1. Scheda porta moltiplicatore-Adder firmata
| Descrizione | tipo nome | porta |
|---|---|---|
dataa[15:0], datab[15:0],y datac[15:0], datad[15:0] |
Input | Input di dati a 16 bit |
| Orologio | Input | Ingresso clock |
| aclr | Input | Input chiaro asincrono |
| risultato[32:0] | Output | Output dati a 33 bit |