L'esempio di progettazione differenziale di I/O del software Quartus® II ad alta velocità è costituito da tre megafunzioni:
- Ricevitore LVDS (altlvds_rx)
- Moltiplicatore (lpm_mult)
- Trasmettitore LVDS (altlvds_tx).
I moduli di ricevitore, moltiplicatore e trasmettitore LVDS LVDS vengono creati utilizzando il software Quartus® II MegaWizard® plug-in. Sono collegati come mostrato nella Figura 1, che illustra le prestazioni di:
- Conversione di dati seriali da 840 megabit al secondo (Mbps) in dati paralleli a 8 bit utilizzando altlvds_rx
- Moltiplicazione dei due dati paralleli a 8 bit utilizzando lpm_mult
- Conversione dei dati paralleli che escono dal moltiplicatore in dati seriali utilizzando altlvds_tx
Il moltiplicatore sarà implementato in un blocco DSP (Digital Signal Processing) dedicato all'interno del dispositivo Intel® Stratix®. Il motivo alla base di questo esempio è mostrare la conversione dei dati. Un testbench viene creato in Verilog e simulato utilizzando lo strumento ModelSim*-Intel® FPGA.
Scaricare i file utilizzati in questo esempio:
L'utilizzo di questo progetto è regolato e soggetto ai termini e condizioni del Contratto di licenza Intel® Design Example.
Tabella 1. File inclusi in diff_io_top.zip
| Descrizione | del file di | directory |
|---|---|---|
| Src | diff_io_top.v lvds_rx.v mult.v lvds_tx.v |
File di progettazione di primo livello che crea un'istanza del ricevitore, del moltiplicatore e del trasmettitore Ricevitore LVDS generato dal plug-in MegaWizard Moltiplicatore a 8 bit generato dal plug-in MegaWizard Trasmettitore LVDS generato dal plug-in MegaWizard |
| Sim | testbench.y diff_io_top.vo diff_io_top.sdo comp_altera_lib.do comp_gate.do gate_sim.do libreria Stratix |
Crea un'istanza del modulo di primo livello e consiste dei vettori di test Netlist Verilog generato dal software Quartus II da utilizzare con lo strumento ModelSim File di temporizzazione SDF generato dal software Quartus II Script per compilare la libreria Stratix Script per compilare il testbench e il netlist a livello di gate Script per eseguire la progettazione nello strumento ModelSim Modelli compilati ModelSim |
Tabella 2. Elenco di porte di esempio di progettazione di I/O differenziali ad alta velocità
| Descrizione | tipo nome | porta |
|---|---|---|
| rx_in[0] | Input | Dati binari di input seriale senza segno a 1 bit |
| rx_in[1] | Input | Dati binari di input seriale senza segno a 1 bit |
| rx_inclock | Input | Clock di input con frequenza di 105 MHz |
| tx_out[0] | Output | Dati binari di output seriale senza segno a 1 bit |
| tx_out[1] | Output | Dati binari di output seriale senza segno a 1 bit |
| tx_outclock | Output | Clock di uscita da phase-locked loop (PLL) con frequenza di 105 MHz |
Simulazione del design
- Richiamare lo strumento ModelSim* 5.6c.
- Passare alla posizione in cui si trovano i file di simulazione.
- Fonte dello script gate_sim.do utilizzando il comando: VSIM > fare gate_sim.do
Il risultato della moltiplicazione appare dopo 180 ns.
Link correlati
Per ulteriori informazioni sull'utilizzo di questo esempio nel progetto, andare a:
- Il capitolo di supporto di Mentor Graphics ModelSim* e QuestaSim del volume 3 del manuale Quartus® II