Verilog HDL: contatore comportamentale

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Questo esempio descrive un contatore caricabile a 8 bit con abilitazione del conteggio. Il costrutto sempre, evidenziato in testo rosso, descrive il comportamento del contatore.

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behav_counter.v

modulo behav_counter(d, clk, clear, load, up_down, qd);

Ingresso dichiarazione porta   [7:0] d;   clk di input;   ingresso chiaro;   carico di input;
up_down di   input;
output  [7:0] qd;

reg     [7:0] cnt;

sempre @ (pos. clk)
iniziare
    se (!clear)
        cnt <= 8'h00;
    else if (load)
        cnt <= d;
    altrimenti se (up_down)
        cnt <= cnt + 1;
    else
        cnt <= cnt - 1;
end 
 
 
 assign qd = cnt;



endmodule

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