Panoramica
Il nostro design di riferimento di dimostrazione hardware Ethernet a 10 Gbps offre un modo rapido per implementare la progettazione basata su Ethernet a 10 Gbps (10 GbE) in un Intel® FPGA e osservare il traffico di rete in tempo reale che scorre attraverso varie sezioni di un sistema. Questo design consente inoltre di verificare il funzionamento del sistema basato su 10 GbE con una funzione MAC (Media Access Controller) da 10 GbE e un modulo ottico pluggable SFP+ standard off-the-shelf da 10 GbE o un assieme di cavi in rame ad accoppiamento diretto SFP+. Il MAC da 10 GbE è convalidato dall'UNH-IOL.
Il design di riferimento è costruito con la nostra funzione di Intel FPGA IP PHY MAC e XAUI da 10 GbE con quattro ricetrasmettitori seriali da 3,125 gigabit (Gb) in un Intel FPGA per implementare una porta XAUI da 10 GbE. La porta XAUI viene convertita in una scheda mezzanine ad alta velocità (HSMC) (da Terasic) a Ethernet seriale a 10 Gbps che offre un'interfaccia di rete tramite modulo pluggable ottico SFP+ a basso costo o assemblaggio di cavi ad accoppiamento diretto SFP+.
Questo design di riferimento dimostra il funzionamento della funzione MAC Intel FPGA IP da 10 GbE fino alle massime prestazioni di velocità del cavo con interfaccia SFP+ a basso costo in molte configurazioni hardware di loopback, come mostrato nella Figura 1.
Caratteristiche
- Mostra un'istanza della funzione di Intel FPGA IP MAC e XAUI da 10 GbE che supporta le operazioni da 10 GbE in modalità XAUI e con modulo ottico SFP+ a basso costo o interfaccia in rame. Per ulteriori informazioni sulle Intel FPGA IP PHY MAC e XAUI da 10 GbE, fare riferimento alla Guida utente MAC Intel FPGA IP Function (PDF) Ethernet a 10 Gbps e alla Guida utente ip core PHY ricetrasmettitore (PDF).
- Loopback di sistema in vari punti del percorso dati che controllano, testano e monitorano le operazioni da 10 GbE.
- Loop A: interfaccia XGMII loopback locale
- Loop B: FPGA'interfaccia PMA (Serial Physical Medium Attachment) local loopback
- Loop C: loopbackBroado BCM8727 XGXS
- Loop D: loopback seriale Broadcom BCM8727 PMA
- Loop E: loopback cavo ottico SFP+ esterno
- Test random burst sequenziali con numero configurabile di pacchetti, tipo di dati payload e dimensioni del payload per ogni burst. Un generatore di sequenza binaria pseudo-casuale (PRBS) genera il tipo di dati payload in incrementi fissi o in una sequenza casuale.
- Statistiche dei pacchetti per un generatore e monitor PRBS, trasmettitore MAC (TX) e ricevitore (RX).
- Classificazione dei pacchetti di diverse lunghezze dei frame trasmesse e ricevute dal MAC.
- Misurare il throughput per il traffico ricevuto dal monitor del traffico.
- Interfaccia utente della console di sistema basata su Tcl che consente di controllare dinamicamente il test e configurare e monitorare eventuali registri in questa progettazione di riferimento.
Tecnologia Intel FPGA dimostrata
- Stratix® IV GX FPGA
- Funzione di Intel FPGA IP MAC Ethernet a 10 Gbps
- Funzione Intel FPGA IP XAUI PHY
- interconnessione del sistema Avalon®
Requisiti hardware
Requisiti software
Software Quartus® II versione 11.0 con le seguenti caratteristiche:
La scheda dual XAUI a SFP+ HSMC è disponibile da Terasic.