Nella conversione digitale, i segnali della banda base sono interpolati a frequenza intermedia (IF), poi modulati digitalmente da vettori sinusoicidi IF. Secondo la teoria di Nyquist, la frequenza del vettore IF è limitata a metà della frequenza di campionamento dei circuiti IF. Questo esempio di progettazione dimostra come ottenere l'up-conversion digitale con la frequenza del vettore IF superiore alla frequenza di Nyquist. La chiave è sfruttare la periodicità dei segnali sinusoicidi e l'alta frequenza di campionamento del serializzatore del segnale differenziale a bassa tensione (LVDS) incorporato su Intel® FPGAs. La modulazione dei segnali IF a frequenze portanti più elevate sfrutta appieno l'elevato tasso di campionamento dei moderni convertitori da digitale a analogico (DAC) e facilita i requisiti per gli oscillatori analogici a tensione controllata (VCO) e i mixer.
Descrizione del progetto
La figura 1 mostra il diagramma a blocchi del sistema di conversione digitale polifase. La casella ombreggiata contiene i moduli utilizzati in questo esempio di progettazione. Per impostazione predefinita, i filtri polifase funzionano a 100 MHz. Con quattro componenti in polifase, l'uscita del trasmettitore LVDS ha una velocità di dati di 400 MHz. In un modem di up-conversion convenzionale, la frequenza del vettore IF è limitata a non più di 50 MHz dalla frequenza di clock dell'oscillatore (NCO) a controllo numerico. Sfruttando l'aliasing, tuttavia, la frequenza del vettore di output in questo esempio di progettazione è centrata a 160 MHz.
Nella figura 1, i segnali di infase e quadratura sono indicati rispettivamente come I e Q. I segnali di banda base I e Q sono solitamente interpolati a una velocità di dati più elevata utilizzando la cascata del filtro FIR o il filtro FIR e il filtro CIC in cascata. Il rapporto di upsampling complessivo dipende dalle applicazioni ed è indicato come una variabile 2 volte nella figura 1.
I sottofiltri di polifase sono costruiti da un filtro passa basso con una banda di transizione nitida. I coefficienti vengono scelti in modo che le immagini dello spettro aliased possano essere efficacemente filtrate dal filtro FIR polifase. A differenza del filtro low pass in un design di up-conversion convenzionale, questo filtro polifase di solito non può permettersi di avere una larghezza di banda di transizione ampia.
Questo esempio include un file di progettazione datapath di DSP Builder e un file di integrazione di primo livello in VHDL. Vengono forniti anche un testbench e uno script di simulazione ModelSim*.
Scaricare il progetto DSP Builder del software Quartus® II utilizzato in questo esempio:
Tabella 1. Parametri per l'esempio di progettazione del modem Polifase
| Valori dei parametri | di sistema |
|---|---|
| Frequenza di uscita NCO normalizzata | 2/5 |
| Frequenza di uscita NCO del mondo reale con clock a 100 MHz | 40 MHz |
| Frequenza di output del supporto normalizzata sulla velocità dei dati di output LVDS | 2/5 |
| Frequenza di uscita del corriere del mondo reale con clock a 100 MHz | 160 MHz |
| Larghezza bit di input filtro polifase | 16 |
| Larghezza bit dei coefficienti di filtro polifase | 18 |
| Ordine complessivo del filtro FIR | 100 |
| Precisione accumulatore NCO | 32 |
| Precisione angolare NCO | 18 |
| Larghezza bit DAC | 14 |
| Frequenza di output LVDS a clock di input a 100 MHz | 400 MHz |
| Numero di canali del trasmettitore LVDS | 14 |
| Fattore di serializzazione LVDS | 4 |