L'esempio di progettazione hardware standard Nios II Ethernet offre un mix di periferiche e memorie simili a un tipico sistema di processore Nios II. Questa progettazione si interfaccia con ciascun componente hardware sui kit di sviluppo Intel® FPGA, come SDRAM, LED, pulsanti push e un'interfaccia fisica Ethernet o un controllo dell'accesso multimediale (PHY/MAC). È possibile utilizzare la progettazione standard Ethernet Nios II come punto di partenza per il proprio sistema embedded aggiungendo o rimuovendo componenti per soddisfare i requisiti personalizzati.
Questo design è fornito per i seguenti kit di sviluppo Intel FPGA serie 10:
- Intel® MAX® 10 NEEK
- Kit di sviluppo Intel MAX 10 FPGA
- Kit di valutazione FPGA Intel® Cyclone® 10 LP
- Kit di sviluppo SoC Intel® Arria® 10
Specifiche di progettazione hardware
- Nios II core del processore con modulo di debug JTAG
- Controller SDRAM DDRx/controller di memoria HyperRam
- Interfaccia Ethernet
- JTAG UART
- Timer di sistema
- Timer ad alta risoluzione
- Contatore delle prestazioni
- I/O paralleli LED (PIO)
- PIO a pulsante
- Periferica ID di sistema
I design più recenti mirati alla famiglia di dispositivi FPGA serie 10 e alle relative informazioni sui kit di sviluppo sono disponibili nel Intel FPGA design store.
L'utilizzo di questo progetto è regolato e soggetto ai termini e condizioni del Contratto di licenza Intel® Design Example.
Dispositivo legacy
La famiglia di dispositivi serie V e di seguito è stata utilizzata come esempio di progettazione basata sulla progettazione gerarchica Qsys che ha un sistema di livello superiore e due sottosistemi, vale a dire: sottosistema periferico e sottosistema Ethernet, come mostrato nella figura 1.
Questa progettazione è fornita per i seguenti kit di sviluppo Altera®:
- Kit di valutazione embedded Nios II, Cyclone® III Edizione
- Kit di sviluppo di sistemi embedded, Cyclone III Edizione
- Kit di sviluppo FPGA Stratix® IV GX
- Kit di sviluppo FPGA Cyclone® V GT
Specifiche di progettazione hardware
- Nios II core del processore con modulo di debug JTAG
- Controller SDRAM DDRx
- Interfaccia di memoria flash Common Flash Interface (CFI)
- Interfaccia Ethernet
- JTAG UART
- Timer di sistema
- Timer ad alta risoluzione
- Contatore delle prestazioni
- I/O paralleli LED (PIO)
- PIO a pulsante
- Periferica ID di sistema
Scaricare i file utilizzati in questo esempio:
- niosii-ethernet-standard-readme.txt
- niosii-ethernet-standard-3c25.zip
- niosii-ethernet-standard-3c120.zip
- niosii-ethernet-standard-4sgx230.zip
Cyclone esempio di progettazione standard Ethernet V GT e le relative informazioni sui rispettivi kit di sviluppo sono disponibili nel Intel FPGA design store.
L'utilizzo di questo progetto è regolato e soggetto ai termini e condizioni del contratto di licenza Altera hardware reference design.
Nota: per ulteriori informazioni sul supporto e sulla licenza dello stack TCP/IP NicheStack, fare riferimento all'utilizzo di NicheStack TCP/IP Stack - pagina Nios II.