Riepilogo della progettazione
Questo design dimostra come creare un'istanza di ALTGX o ALTLVDS separatamente dall'istanza della funzione MegaCore Triple Speed Ethernet (TSE).
Questo design crea un'istanza di TSE MegaCore senza selezionare l'I/O GXB o LVDS. ALTGX o ALTLVDS viene istanziato separatamente e configurato per interfacciarsi con il sottolivello di codifica fisica (PCS) TSE tramite un'interfaccia a dieci bit (TBI), come mostrato nella Figura 1.
Scaricare i file utilizzati in questo esempio:
L'utilizzo di questo progetto è regolato e soggetto ai termini e condizioni del Contratto di licenza Intel® Design Example.
I file nel download includono:
- s4gx_tse_lvds.qar - Archivio della progettazione TSE utilizzando ALTLVDS
- s4gx_tse_gxb.qar - Archivio della progettazione TSE utilizzando ALTGX
Configurare ALTGX con le seguenti impostazioni:
- Nella scheda Generale, impostare il protocollo su Basic
- Nella scheda Generale, impostare la larghezza del canale su 10
- Nella scheda Generale, impostare la velocità dei dati a 1,25 Gbps e la frequenza di clock di input a 125 MHz
Nota: crea un'istanza del blocco ALTGX_RECONFIG per i dispositivi Stratix® IV GX e Arria® II GX.
Per l'interfaccia da TSE a ALTGX, collegare i seguenti segnali:
- da tbi_rx_clk (TSE) a rx_clkout (ALTGX)
- da tbi_rx_d[9..0] (TSE) a rx_dataout[9..0] (ALTGX)
- da tbi_tx_clk (TSE) a tx_clkout (ALTGX)
- da tbi_tx_d[9..0] (TSE) a tx_datain[9..0] (ALTGX)
Configurare ALTLVDS RX con le seguenti impostazioni:
- Nella scheda Generale, attivare la modalità Dynamic Phase Alignment (DPA)
- Nella scheda Generale, impostare il fattore di deserializzatore su 10
- Nella scheda Impostazioni frequenza/PLL, impostare la velocità dei dati a 1,25 Gbps e la frequenza di clock di input a 125 MHz
- Nella scheda Impostazioni DPA 1, controllare la porta di output "rx_divfwdclk" e bypassare l'opzione FIFO DPA
Per l'interfaccia da TSE a ALTLVDS, collegare i seguenti segnali:
- da tbi_rx_clk (TSE) a rx_divfwdclk (ALTLVDS)
- da tbi_rx_d[0..9] (TSE) a rx_out[9..0] (ALTLVDS)
- clock di sistema da tbi_tx_clk (TSE) a 125 MHz
- da tbi_tx_d[0..9] (TSE) a tx_in[9..0] (ALTLVDS)
Nota: il bus di dati TBI TSE per la connessione del bus dati LVDS è in ordine inverso.
Nota: per la sequenza di ripristino ALTGX e ALTLVDS, fare riferimento al manuale del dispositivo.