Panoramica
L'algoritmo CRC (Cyclic Redundancy Check) rileva il danneggiamento dei dati durante la trasmissione e rileva una percentuale di errori superiore rispetto a un semplice checksum. Il calcolo del CRC consiste in un algoritmo iterativo che coinvolge gli XOR e i cambiamenti che si eseguono molto più velocemente nell'hardware che nel software. Questo design utilizza lo standard CRC-32. Viene implementato come componente personalizzato insieme a un processore Nios II embedded. Il design raggiunge un throughput di oltre 5 Gbps, dimostrando i livelli di miglioramento delle prestazioni che possono essere ottenuti eseguendo la funzione nell'hardware.
Caratteristiche
- Supporta qualsiasi algoritmo CRC tra 1-128 bit
- Throughput del componente CRC di 32 bit per MHz
- Datapath a 8, 16, 24 e 32 bit
- Miglioramento della velocità fino a 2000 volte superiore rispetto a un'implementazione solo software
- Prestazioni a bassa latenza di latenza di scrittura a 0 cicli e latenza di lettura a 1 ciclo
- Due progetti di esempio destinati Stratix® II e Cyclone® II FPGAs
Diagramma a blocchi
La figura 1 mostra il diagramma Avalon® dei componenti CRC.
Nota:
- Percorso dati = crc_width.
Utilizzo di questo esempio di progettazione
Scaricare il design di esempio CRC (file .zip)
L'utilizzo di questo progetto è regolato e soggetto ai termini e condizioni del Contratto di licenza Intel® Design Example.
Il file .zip contiene tutti i file hardware e software necessari per riprodurre l'esempio, nonché un file readme.txt. Il file readme.txt contiene le istruzioni per la ri-costruzione della progettazione.