Risoluzione dei problemi di configurazione FPGA

Qual è il problema di configurazione?

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin JTAG dedicati (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono scalati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'intero funzionamento.

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Per la programmazione EPCS diretta tramite cavo di programmazione AS, controllare l'alimentazione del cavo di programmazione e l'interfaccia del dispositivo EPCS. Il programmatore Quartus® II non sarà in grado di leggere/scrivere alcuna informazione da/verso il dispositivo EPCS se l'powere o l'interfaccia non sono stabili.

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Densità EPCS (ad esempio EPCS64 o EPCS128) che si stava utilizzando quando si è verificato questo problema

    Descrizione di quando il guasto ha iniziato a sieme e dei sintomi di guasto. Ad esempio, la programmazione EPCS ha iniziato a fallire all'inizio/alla fine del ciclo di programmazione.

    Cattura di schermata di segnali nCS, DCLK e ASDO sondati alla fine FPGA

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione MSEL corretta secondo il manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Tutte le specifiche di temporizzazione sono siero

    Viene utilizzato il dispositivo flash supportato

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riconfigurare il FPGA o riprogrammare e verificare il flash utilizzando il nuovo file di programmazione Il software Quartus II più recente potrebbe avere la correzione del bug
Controllare l'unità di segnale dei segnali DCLK e DATA line/bus Il rumore sulle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva l'errore di configurazione e abbassa il pin nSTATUS
Attivare l'opzione INIT_DONE nel software Quartus II e controllare il pin INIT_DONE per garantire che il dispositivo escano dalla fase di inizializzazione Se INIT_DONE rimane basso dopo il pin CONF_DONE è stato rilasciato in alto, il dispositivo non riusci a uscire dalla fase di inizializzazione. Se l'opzione CLKUSR è attivata, assicurarsi che siano stati forniti cicli di clock sufficienti tramite il pin CLKUSR, come indicato nel manuale del dispositivo, altrimenti il dispositivo non uscirà dalla fase di inizializzazione. Se INIT_DONE diventa alto dopo che il pin CONF_DONE è stato rilasciato in alto, il dispositivo è correttamente in modalità utente.

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Cattura di schermata di segnali nCONFIG, nSTATUS, DCLK e DATA line/bus sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    Pin MSEL sono legati a VCC o a terra. Non lasciare i pin MSEL flottanti.

    I pin nCE, nCONFIG, nSTATUS CONF_DONE e JTAG dedicati (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riconfigurare il FPGA utilizzando il nuovo file di programmazione. Il software Quartus II più recente potrebbe avere la correzione del bug.
Controllare l'11 del segnale dei segnali JTAG dedicati Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.
Assicurarsi che i pin nCONFIG e nSTATUS siano stati sia sia in alto prima che l'auto-rilevamento o l'istruzione del programma venga eseguita nel programmatore Quartus II Se i pin nCONFIG e nSTATUS non vengono percorsi in alto, il dispositivo è ancora in stato di ripristino o il dispositivo non è a essere correttamente. Pertanto, il dispositivo non è pronto per ricevere alcuna istruzione JTAG, tra cui l'istruzione di controllo dell'ID di silicio
Controllare il contatto del cavo di programmazione al dispositivo di destinazione Se la connessione tra il cavo di programmazione e il dispositivo di destinazione non è stabile, il danneggiao del segnale/dei dati tra entrambi i dispositivi causerà il mancato FPGA di ricevere l'istruzione JTAG valida dall'host

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II in uso e il messaggio di errore è visualizzato nella finestra del messaggio quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Quale schema di configurazione si sta utilizzando?

Seriale passivo (PS)

    Lista di controllo

    Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione PS corretta in base al manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di tempistica siano sfasato

    Strategie di debug

    Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

    Implicazioni strategiche Attivare l'opzione INIT_DONE nel software Quartus® II e controllare il pin INIT_DONE per garantire che il dispositivo esca dalla fase di inizializzazione Se INIT_DONE rimane basso dopo il pin CONF_DONE è stato rilasciato in alto, il dispositivo non riesco a uscire dalla fase di inizializzazione. Se l'opzione CLRUSR è attivata, assicurarsi che siano stati forniti cicli di clock sufficienti tramite il pin CLKUSR come indicato nel manuale del dispositivo, altrimenti il dispositivo non riesco a uscire dalla fase di inizializzazione. Se INIT_DONE diventa alto dopo che il pin CONF_DONE è stato rilasciato in alto, il dispositivo è correttamente in modalità utente. Se CONF_DONE non va in alto, sondare i segnali DCLK e DATA. Osservare entrambi i segnali dopo che il pulsante di avvio è stato cliccato sul programmatore Quartus II Se entrambi i segnali rimangono bassi, l'istruzione del programma non è stata rilasciata correttamente al FPGA.

    Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Schermata dei segnali nCONFIG, nSTATUS, DCLK e DATA sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

JTAG

  • Lista di controllo
  • Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.
  • Pin MSEL sono legati a VCC o a terra. Non lasciare i pin MSEL flottanti.

    I pin nCE, nCONFIG, nSTATUS, CONF_DONE e JTAG dedicati (TCK, TMS, TDO, TDI) sono legati ai resistori pull-up/pull-down in base alla configurazione consigliata nel manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS, CONF_DONE e JTAG dedicati (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di tempistica siano sfasato

  • Strategie di debug
  • Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.
  • Implicazioni strategiche Attivare l'opzione INIT_DONE nel software Quartus® II e controllare il pin INIT_DONE per garantire che il dispositivo esca dalla fase di inizializzazione Se INIT_DONE rimane basso dopo il pin CONF_DONE è stato rilasciato in alto, il dispositivo non riesco a uscire dalla fase di inizializzazione. Se l'opzione CLRUSR è attivata, assicurarsi che siano stati forniti cicli di clock sufficienti tramite il pin CLKUSR come indicato nel manuale del dispositivo, altrimenti il dispositivo non riesco a uscire dalla fase di inizializzazione. Se INIT_DONE diventa alto dopo che il pin CONF_DONE è stato rilasciato in alto, il dispositivo è correttamente in modalità utente. Se CONF_DONE non va in alto, sondare i segnali TDO, TDI e TCK Se il segnale TDI rimane basso mentre il segnale TDO si sta avviando durante la configurazione, significa che i dati di configurazione non stanno passando attraverso il registro della catena di analisi JTAG per configurare correttamente i bit della CRAM. Ciò potrebbe essere deve al fatto che l'istruzione del programma JTAG non viene rilasciata correttamente al FPGA.
  • Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:
  • La versione del software Quartus II in uso e il messaggio di errore è visualizzato nella finestra del messaggio quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Cattura di schermata di segnali nCONFIG, nSTATUS, TDO, TDI e TCK sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

JTAG

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    Pin MSEL sono legati a VCC o a terra. Non lasciare i pin MSEL flottanti.

    I pin nCE, nCONFIG, nSTATUS CONF_DONE e JTAG dedicati (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di tempistica siano sfasato

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riconfigurare il FPGA utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'11 del segnale dei segnali JTAG dedicati

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che non ci sia un dispositivo esterno che guida il pin nSTATUS

Se si guida il pin nSTATUS con un dispositivo esterno, il pin si inaspettatamente e questo interrompe il processo di configurazione

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II in uso e il messaggio di errore è visualizzato nella finestra del messaggio quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Cattura di schermata di segnali nCONFIG, nSTATUS, TDO, TDI e TCK sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Active Serial (AS), Active Parallel (AP), Passive Serial (PS), Fast Passive Parallel (FPP)

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riprogrammare e verificare il dispositivo di configurazione o flash utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'unità di segnale dei segnali DCLK e DATA line/bus

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che non ci sia un dispositivo esterno che guida il pin nSTATUS

Se si guida il pin nSTATUS con un dispositivo esterno, il pin si inaspettatamente e questo interrompe il processo di configurazione

    I pin MSEL sono legati all'impostazione MSEL corretta secondo il manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di tempistica siano sfasato

    Assicurarsi che sia utilizzato il dispositivo flash supportato

    Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    1. La versione del software Quartus II che si stava utilizzando quando è stato problem questo problema

    2. Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    3. Schermata dei segnali nCONFIG, nSTATUS, DCLK e DATA line/bus sondati alla fine FPGA

    4. Specificare se si sta sta eseguita la configurazione a dispositivo singolo o multi-dispositivo. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    5. Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Parallela attiva (AP)

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione AP corretta in base al manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che il dispositivo flash supportato sia utilizzato/li>

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riprogrammare e verificare il flash utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'11 del segnale dei segnali di controllo DCLK, bus DATA e flash

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che l'indirizzo dei byte dei dati di configurazione sia impostato su 0x020000 durante la generazione dei file di programmazione. L'indirizzo di avvio di configurazione predefinito è 0x010000 nell'indirizzamento di parole a 16 bit, equivalente a 0x020000 indirizzamento a byte a 8 bit nel dispositivo di memoria flash supportato

L'impostazione dell'indirizzo non corretta nel file di programmazione fa sì che il FPGA legga i dati errati/non validi dal flash parallelo

Assicurarsi che non ci sia un dispositivo esterno che guida il pin nSTATUS

Se si guida il pin nSTATUS con un dispositivo esterno, il pin si inaspettatamente e questo interrompe il processo di configurazione

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il FPGA e il numero di parte del dispositivo flash che si stava utilizzando quando è stato problem questo problema

    Schermata dei segnali del bus nCONFIG, nSTATUS, DCLK e DATA sondati alla fine del FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Seriale attivo (AS)

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione AS corretta in base al manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riprogrammare e verificare il dispositivo di configurazione utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'11 del segnale dei segnali nCS, DCLK e DATA

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che non ci sia un dispositivo esterno che guida il pin nSTATUS

Se si guida il pin nSTATUS con un dispositivo esterno, il pin si inaspettatamente e questo interrompe il processo di configurazione

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il FPGA e il numero di parte del dispositivo di configurazione che si stava utilizzando quando si è verificato questo problema

    Schermata dei segnali nCONFIG, nSTATUS, DCLK e DATA sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

JTAG

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    Pin MSEL sono legati a VCC o a terra. Non lasciare i pin MSEL flottanti.

    I pin nCE, nCONFIG, nSTATUS, CONF_DONE e dedicati JTAG (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di temporizzazione siano sismi

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riconfigurare il FPGA utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'11 del segnale dei segnali JTAG dedicati

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che non ci sia un dispositivo esterno che guida il pin nSTATUS

Se si guida il pin nSTATUS con un dispositivo esterno, il pin si inaspettatamente e questo interrompe il processo di configurazione

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II in uso e il messaggio di errore viene visualizzato nella finestra del messaggio quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Cattura di schermata di segnali nCONFIG, nSTATUS, TDO, TDI e TCK sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Seriale passivo (PS), parallelo passivo veloce (FPP)

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione PS/FPP corretta in base al manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di tempistica siano sfasato

    Assicurarsi che sia utilizzato il dispositivo flash supportato

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riprogrammare e verificare il flash utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'11 del segnale dei segnali DCLK, linea/bus DATA e controllo flash

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che non ci sia un dispositivo esterno che guida il pin nSTATUS

Se si guida il pin nSTATUS con un dispositivo esterno, il pin si inaspettatamente e questo interrompe il processo di configurazione

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il FPGA e il numero di parte del dispositivo flash che si stava utilizzando quando è stato problem questo problema

    Cattura di schermata di segnali nCONFIG, nSTATUS, DCLK e DATA line/bus sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Seriale attivo (AS)

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione AS corretta in base al manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riprogrammare e verificare il dispositivo di configurazione utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'unità di segnale dei segnali nCS, DCLK e DATA, assicurarsi che vi sia attività su questi segnali tra il FPGA e il dispositivo di configurazione

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che non vi sia un carico di capacità o un dispositivo esterno che potrebbe essere il ritardo sul pin CONF_DONE

Il ritardo o il caricamento del pin CONF_DONE causerebbe il mancato aumento del CONF_DONE all'interno della finestra di tempo valida

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il FPGA e il numero di parte del dispositivo di configurazione che si stava utilizzando quando si è verificato questo problema

    Schermata dei segnali nCONFIG, nSTATUS, DCLK e DATA sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

JTAG

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    Pin MSEL sono legati a VCC o a terra. Non lasciare i pin MSEL flottanti.

    I pin nCE, nCONFIG, nSTATUS, CONF_DONE e JTAG dedicati (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di tempistica siano sfasato

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riconfigurare il FPGA utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'11 del segnale dei segnali JTAG dedicati

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che non vi sia un carico di capacità o un dispositivo esterno che potrebbe essere il ritardo sul pin CONF_DONE

Il ritardo o il caricamento del pin CONF_DONE causerebbe il mancato aumento della CONF_DONE all'interno della finestra di tempo valida

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II in uso e il messaggio di errore è visualizzato nella finestra del messaggio quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Cattura di schermata di segnali nCONFIG, nSTATUS, TDO, TDI e TCK sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Seriale passivo (PS), parallelo passivo veloce (FPP)

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione AP/PS/FPP corretta in base al manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di tempistica siano sfasato

    Assicurarsi che sia utilizzato il dispositivo flash supportato

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riprogrammare e verificare il flash utilizzando il nuovo file di programmazione. Il software Quartus II più recente potrebbe avere la correzione del bug.
Controllare l'11 del segnale dei segnali DCLK, linea/bus DATA e controllo flash Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.
Assicurarsi che non vi sia un carico di capacità o un dispositivo esterno che potrebbe essere il ritardo sul pin CONF_DONE Il ritardo o il caricamento del pin CONF_DONE causerebbe il mancato aumento del CONF_DONE all'interno della finestra di tempo valida

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il FPGA e il numero di parte del dispositivo flash che si stava utilizzando quando è stato problem questo problema

    Cattura di schermata di segnali nCONFIG, nSTATUS, DCLK e DATA line/bus sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin nCE, nCONFIG e nSTATUS sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Controllare il contatto di saldatura tra la FPGA e la superficie della scheda I pin nCONFIG e nSTATUS non verranno percorsi se il FPGA non è forazionato correttamente o se il FPGA non esce correttamente da POR

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Una schermata delle tensioni (ad esempio, tensione core, tensione di configurazione) aumenta dallo stadio di alimentazione

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione di configurazione AS in base al manuale del dispositivo

    I pin JTAG dedicati (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Assicurarsi che il cavo di programmazione sia acceso e interfacciato correttamente al FPGA Il programmatore Quartus® II non sarà in grado di leggere/scrivere alcuna informazione da/verso il dispositivo EPCS se l'powere o l'interfaccia non sono stabili.
Controllare se il dispositivo EPCS può essere programmato tramite un cavo di programmazione AS. Ciò è per garanzia la funzionalità del dispositivo EPCS. Sonoro questo passaggio se non si è in grado di testare con un cavo di programmazione AS a causa della restrizione dell'hardware.
Assicurarsi che l'immagine SFL sia presente in FPGA prima che il dispositivo EPCS sia programmato Se il bridge SFL non esiste nel FPGA, il programmatore Quartus II non sarà in grado di accesso all'interfaccia ASMI nel FPGA per programmare il dispositivo EPCS
Dopo che l'immagine SFL è configurata sulla FPGA, senza il ciclo di alimentazione, il dispositivo tenta di eseguire il rilevamento automatico nel programmatore Quartus II Se viene rilevato solo il FPGA, significa che il programmatore Quartus II non è in grado di accesso all'interfaccia ASMI del FPGA tramite il bridge SFL o il programmatore Quartus II non è in grado di rileva l'interfaccia tra EPCS e il FPGA tramite l'ASMI. Controllare l'powere e l'interfaccia di entrambi i dispositivi o utilizzare l'SFL dalla versione più recente del software Quartus II Se vengono rilevati sia FPGA che EPCS, si tratta molto probabilmente di un problema di integr del segnale. Controllare l'11 del segnale dei PIN DATA0, DCLK, nCS e ASDO. Il rumore in queste posizioni del segnale interromperà il processo di programmazione EPCS

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Schermata del messaggio di errore visualizzato nella finestra del messaggio Quartus II

    Densità EPCS (ad esempio EPCS64 o EPCS128) che si stava utilizzando quando si è verificato questo problema

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che sia utilizzato il dispositivo flash supportato

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Assicurarsi che il cavo di programmazione sia acceso e interfacciato correttamente al FPGA Il programmatore Quartus® II non sarà in grado di leggere/scrivere informazioni da/verso il dispositivo flash se l'usbe o l'interfaccia non sono stabili.
Assicurarsi che l'immagine PFL sia presente nella CPLD MAX II o nella FPGA prima che il dispositivo flash sia programmato Se il bridge PFL non esiste nella CPLD MAX II o nella FPGA, il software Quartus II non è in grado di accedere al dispositivo flash
Dopo che l'immagine PFL è configurata sulla FPGA, senza il ciclo di alimentazione, il dispositivo tenta di eseguire il rilevamento automatico nel programmatore Quartus II Se viene rilevato solo FPGA, significa che il programmatore Quartus II non è in grado di accesso al dispositivo flash tramite il bridge PFL. Controllare l'alimentatore e l'interfaccia tra la CPLD MAX II o FPGA e i dispositivi flash o utilizzare la PFL dalla versione più recente del software Quartus II. Se vengono rilevati sia FPGA EPCS, si tratta molto probabilmente di un problema di 11 segnale. Controllare l'salute del segnale della linea/bus DATA, DCLK, i pin del segnale di controllo. Il rumore in queste posizioni del segnale interromperà il processo di programmazione flash

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Schermata del messaggio di errore visualizzato nella finestra del messaggio Quartus II

    Dispositivo flash (ad esempio Numonyx 512 MB, Spansion 128 MB, ecc.) che si stava utilizzando quando si è verificato questo problema

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione MSEL corretta secondo il manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
La generazione di bitstream Quartus® II potrebbe( potrebbe) al problema. Scarica la versione più recente del software Quartus II. Rigenerare il file di programmazione e riconfigurare il FPGA o riprogrammare e verificare il flash utilizzando il nuovo file di programmazione Il software Quartus II più recente potrebbe avere la correzione del bug
Assicurarsi che il pin CONF_DONE non venga più.

    Assicurarsi che non vi sia un carico di capacità aggiuntivo sulla traccia CONF_DONE

    Utilizzare l'impostazione del bit dell'opzione per aggiungere i byte del pad bitstream post-dispositivo

    Per la configurazione AS, utilizzare l'impostazione del bit dell'opzione avanzata per disattivare il controllo dell'errore CONF_DONE o modificare il conteggio della lunghezza del programma

Il ritardo della CONF_DONE causa la mancata visualizzazione della finestra di rilevamento CONF_DONE e l'errore di configurazione si verifica Nota: se il controllo dell'errore CONF_DONE è disattivato, il FPGA non verificarà se il CONF_DONE si alza correttamente all'interno della finestra di tempo valida.

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Allegare i file di programmazione non compressi e compressi

    Descrizione di quando il guasto ha iniziato a sieme e dei sintomi di guasto. Ad esempio, la configurazione ha iniziato a fallire all'inizio/alla fine del ciclo di programmazione.

    Cattura di schermata di segnali nCONFIG, nSTATUS, DCLK e DATA line/bus sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione MSEL corretta secondo il manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
La generazione di bitstream Quartus® II potrebbe un altro problema. Scarica la versione più recente del software Quartus II. Rigenerare il file di programmazione e riconfigurare il FPGA o riprogrammare e verificare il flash utilizzando il nuovo file di programmazione Il software Quartus II più recente potrebbe avere la correzione del bug
Assicurarsi che il pin CONF_DONE non venga più.

    Assicurarsi che non vi sia un carico di capacità aggiuntivo sulla traccia CONF_DONE

    Utilizzare l'impostazione del bit dell'opzione per aggiungere i byte del pad bitstream post-dispositivo

    Per la configurazione AS, utilizzare l'impostazione del bit dell'opzione avanzata per disattivare il controllo dell'errore CONF_DONE o modificare il conteggio della lunghezza del programma

Il ritardo della CONF_DONE causa la mancata visualizzazione della finestra di rilevamento CONF_DONE e l'errore di configurazione si verifica Nota: se il controllo dell'errore CONF_DONE è disattivato, il FPGA non verificarà se il CONF_DONE si alza correttamente all'interno della finestra di tempo valida.
Assicurarsi che il dispositivo sia programmato correttamente prima di eseguire la configurazione con il file crittografato Se la chiave non è presente nel dispositivo, il dispositivo non è in grado di decrittografare il file crittografato
Assicurarsi che la stessa chiave sia utilizzata per eseguire la crittografia dei file e per programmare il dispositivo Se la chiave non è compatibile, il dispositivo non è in grado di decrittografare il file crittografato

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Allegare i file di programmazione non compressi e compressi

    Descrizione di quando il guasto ha iniziato a sieme e dei sintomi di guasto. Ad esempio, la configurazione ha iniziato a fallire all'inizio/alla fine del ciclo di programmazione.

    Cattura di schermata di segnali nCONFIG, nSTATUS, DCLK e DATA line/bus sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin nCE, nCONFIG, nSTATUS CONF_DONE e JTAG dedicati (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riconfigurare il FPGA utilizzando il nuovo file di programmazione Il software Quartus II più recente potrebbe avere la correzione del bug
Assicurarsi che il dispositivo non sia programmato con la chiave non volatile prima di eseguire la programmazione della chiave volatile Una volta programmata una chiave non volatile (programmabile una sola volta) nel dispositivo, non sarà possibile programmare una chiave volatile
Assicurarsi che il VCCBAT sia ali correttamente VCCBAT è un dedicato per lo storage di chiavi volatili. Il registro volatile non verrà acceso se non è presente alcuna fornitura VCCCBAT.
Assicurarsi che la stessa configurazione (la stessa scheda, il cavo di download e la versione del software Quartus II) sia in grado di eseguire la programmazione JTAG prima di eseguire la programmazione a chiave volatile Se la programmazione JTAG non può, non si tratta di un errore specifico di programmazione con chiave volatile.

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Schermata del messaggio di errore visualizzato nella finestra del messaggio Quartus II

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin nCE, nCONFIG, nSTATUS CONF_DONE e JTAG dedicati (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riconfigurare il FPGA utilizzando il nuovo file di programmazione Il software Quartus II più recente potrebbe avere la correzione del bug
Assicurarsi che il dispositivo non sia programmato con la chiave non volatile prima di eseguire la programmazione della chiave volatile Una volta programmata una chiave non volatile (programmabile una sola volta) nel dispositivo, non sarà possibile programmare una chiave volatile
Assicurarsi che la frequenza di programmazione delle chiavi non volatile (frequenza JTAG TCK) sia impostata in base alle specifiche La frequenza JTAG TCK non rifiutata interromperebbe la programmazione poli-fuse.
Assicurarsi che il cavo di download appropriato (ad esempio le tecnologie Ethernet Blaster o JTAG) sia utilizzato per la programmazione di chiavi non volatili. Un cavo di download non supportato non consente la programmazione della chiave non volatile
Assicurarsi che la stessa configurazione (la stessa scheda, il cavo di download e la versione del software Quartus II) sia in grado di eseguire la programmazione JTAG prima di eseguire la programmazione a chiave volatile Se la programmazione JTAG non può, non si tratta di un errore specifico di programmazione con chiave volatile. Nota:tornare alla pagina iniziale dello strumento di risoluzione dei problemi di configurazione per selezionare Errori correlati a JTAG.

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Schermata del messaggio di errore visualizzato nella finestra del messaggio Quartus II

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Assicurarsi di aver abilitato il blocco di aggiornamento remoto nella progettazione Se il blocco di aggiornamento remoto non è attivato, non sarà possibile utilizzare la funzione di aggiornamento remoto
Assicurarsi che la logica dell'utente sia conforme alla struttura specificata nella guida utente altremote_update megafunzione (fare riferimento al manuale del dispositivo su come attivare il blocco di aggiornamento remoto nella progettazione) Alcune delle interfacce potrebbero non lavoro correttamente quando si passa ad altre immagini dell'applicazione
Assicurarsi di aver assegnato l'indirizzo iniziale corretto per la pagina della richiesta. Per ulteriori informazioni su come assegnare l'indirizzo iniziale corretto, consultare il manuale e le relative note di applicazione. Il dispositivo non sarà in grado di caricato l'immagine appropriata se l'indirizzo di avvio dell'applicazione è assegnato in modo errato
Assicurarsi che l'indirizzo iniziale della pagina dell'applicazione sia scritto correttamente nei circuiti di aggiornamento remoto. Utilizzare il parametro destro[2..0], afferma write_param per un ciclo di clock e assicurarsi che i dati sul bus di input data_in siano stabili prima di afferma write_param. Il dispositivo non sarà in grado di caricato l'immagine dell'applicazione appropriata se l'indirizzo iniziale dell'immagine dell'applicazione è scritto in modo errato
Assicurarsi di attivare l'input di riconfigurazione di altremote_update per almeno un ciclo di clock. Fare riferimento al manuale o alla guida dell'utente per le specifiche correlate (se presenti) sulla porta di input di riconfigurazione di altremote_update megafunzione Ciò verifica che il dispositivo sia in grado di ava l'edge positivo nCONFIG per avviare la riconfigurazione

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Schermata di SignalTap II all'inizio del funzionamento di scrittura dell'indirizzo dell'immagine dell'applicazione

    Frequenza di clock fornita alla megafun altremote_update

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Quale schema di configurazione si sta utilizzando?

Seriale passivo (PS)

    Lista di controllo

    Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione PS corretta in base al manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di tempistica siano sfasato

    Strategie di debug

    Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

    Implicazioni strategiche Attivare l'opzione INIT_DONE nel software Quartus® II e controllare il pin INIT_DONE per garantire che il dispositivo esca dalla fase di inizializzazione Se INIT_DONE rimane basso dopo il pin CONF_DONE è stato rilasciato in alto, il dispositivo non riesco a uscire dalla fase di inizializzazione. Se l'opzione CLRUSR è attivata, assicurarsi che siano stati forniti cicli di clock sufficienti tramite il pin CLKUSR come indicato nel manuale del dispositivo, altrimenti il dispositivo non riesco a uscire dalla fase di inizializzazione. Se INIT_DONE diventa alto dopo che il pin CONF_DONE è stato rilasciato in alto, il dispositivo è correttamente in modalità utente. Se CONF_DONE non va in alto, sondare i segnali DCLK e DATA. Osservare entrambi i segnali dopo che il pulsante di avvio è stato cliccato sul programmatore Quartus II Se entrambi i segnali rimangono bassi, l'istruzione del programma non è stata rilasciata correttamente al FPGA.

    Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Schermata dei segnali nCONFIG, nSTATUS, DCLK e DATA sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

JTAG

  • Lista di controllo
  • Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.
  • Pin MSEL sono legati a VCC o a terra. Non lasciare i pin MSEL flottanti.

    I pin nCE, nCONFIG, nSTATUS, CONF_DONE e JTAG dedicati (TCK, TMS, TDO, TDI) sono legati ai resistori pull-up/pull-down in base alla configurazione consigliata nel manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS, CONF_DONE e JTAG dedicati (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di tempistica siano sfasato

  • Strategie di debug
  • Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.
  • Implicazioni strategiche Attivare l'opzione INIT_DONE nel software Quartus® II e controllare il pin INIT_DONE per garantire che il dispositivo esca dalla fase di inizializzazione Se INIT_DONE rimane basso dopo il pin CONF_DONE è stato rilasciato in alto, il dispositivo non riesco a uscire dalla fase di inizializzazione. Se l'opzione CLRUSR è attivata, assicurarsi che siano stati forniti cicli di clock sufficienti tramite il pin CLKUSR come indicato nel manuale del dispositivo, altrimenti il dispositivo non riesco a uscire dalla fase di inizializzazione. Se INIT_DONE diventa alto dopo che il pin CONF_DONE è stato rilasciato in alto, il dispositivo è correttamente in modalità utente. Se CONF_DONE non va in alto, sondare i segnali TDO, TDI e TCK Se il segnale TDI rimane basso mentre il segnale TDO si sta avviando durante la configurazione, significa che i dati di configurazione non stanno passando attraverso il registro della catena di analisi JTAG per configurare correttamente i bit della CRAM. Ciò potrebbe essere deve al fatto che l'istruzione del programma JTAG non viene rilasciata correttamente al FPGA.
  • Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:
  • La versione del software Quartus II in uso e il messaggio di errore è visualizzato nella finestra del messaggio quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Cattura di schermata di segnali nCONFIG, nSTATUS, TDO, TDI e TCK sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

JTAG

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    Pin MSEL sono legati a VCC o a terra. Non lasciare i pin MSEL flottanti.

    I pin nCE, nCONFIG, nSTATUS CONF_DONE e JTAG dedicati (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di tempistica siano sfasato

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riconfigurare il FPGA utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'11 del segnale dei segnali JTAG dedicati

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che non ci sia un dispositivo esterno che guida il pin nSTATUS

Se si guida il pin nSTATUS con un dispositivo esterno, il pin si inaspettatamente e questo interrompe il processo di configurazione

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II in uso e il messaggio di errore è visualizzato nella finestra del messaggio quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Cattura di schermata di segnali nCONFIG, nSTATUS, TDO, TDI e TCK sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Active Serial (AS), Active Parallel (AP), Passive Serial (PS), Fast Passive Parallel (FPP)

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riprogrammare e verificare il dispositivo di configurazione o flash utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'unità di segnale dei segnali DCLK e DATA line/bus

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che non ci sia un dispositivo esterno che guida il pin nSTATUS

Se si guida il pin nSTATUS con un dispositivo esterno, il pin si inaspettatamente e questo interrompe il processo di configurazione

    I pin MSEL sono legati all'impostazione MSEL corretta secondo il manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di tempistica siano sfasato

    Assicurarsi che sia utilizzato il dispositivo flash supportato

    Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    1. La versione del software Quartus II che si stava utilizzando quando è stato problem questo problema

    2. Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    3. Schermata dei segnali nCONFIG, nSTATUS, DCLK e DATA line/bus sondati alla fine FPGA

    4. Specificare se si sta sta eseguita la configurazione a dispositivo singolo o multi-dispositivo. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    5. Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Parallela attiva (AP)

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione AP corretta in base al manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che il dispositivo flash supportato sia utilizzato/li>

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riprogrammare e verificare il flash utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'11 del segnale dei segnali di controllo DCLK, bus DATA e flash

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che l'indirizzo dei byte dei dati di configurazione sia impostato su 0x020000 durante la generazione dei file di programmazione. L'indirizzo di avvio di configurazione predefinito è 0x010000 nell'indirizzamento di parole a 16 bit, equivalente a 0x020000 indirizzamento a byte a 8 bit nel dispositivo di memoria flash supportato

L'impostazione dell'indirizzo non corretta nel file di programmazione fa sì che il FPGA legga i dati errati/non validi dal flash parallelo

Assicurarsi che non ci sia un dispositivo esterno che guida il pin nSTATUS

Se si guida il pin nSTATUS con un dispositivo esterno, il pin si inaspettatamente e questo interrompe il processo di configurazione

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il FPGA e il numero di parte del dispositivo flash che si stava utilizzando quando è stato problem questo problema

    Schermata dei segnali del bus nCONFIG, nSTATUS, DCLK e DATA sondati alla fine del FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Seriale attivo (AS)

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione AS corretta in base al manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riprogrammare e verificare il dispositivo di configurazione utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'11 del segnale dei segnali nCS, DCLK e DATA

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che non ci sia un dispositivo esterno che guida il pin nSTATUS

Se si guida il pin nSTATUS con un dispositivo esterno, il pin si inaspettatamente e questo interrompe il processo di configurazione

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il FPGA e il numero di parte del dispositivo di configurazione che si stava utilizzando quando si è verificato questo problema

    Schermata dei segnali nCONFIG, nSTATUS, DCLK e DATA sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

JTAG

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    Pin MSEL sono legati a VCC o a terra. Non lasciare i pin MSEL flottanti.

    I pin nCE, nCONFIG, nSTATUS, CONF_DONE e dedicati JTAG (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di temporizzazione siano sismi

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riconfigurare il FPGA utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'11 del segnale dei segnali JTAG dedicati

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che non ci sia un dispositivo esterno che guida il pin nSTATUS

Se si guida il pin nSTATUS con un dispositivo esterno, il pin si inaspettatamente e questo interrompe il processo di configurazione

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II in uso e il messaggio di errore viene visualizzato nella finestra del messaggio quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Cattura di schermata di segnali nCONFIG, nSTATUS, TDO, TDI e TCK sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Seriale passivo (PS), parallelo passivo veloce (FPP)

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione PS/FPP corretta in base al manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di tempistica siano sfasato

    Assicurarsi che sia utilizzato il dispositivo flash supportato

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riprogrammare e verificare il flash utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'11 del segnale dei segnali DCLK, linea/bus DATA e controllo flash

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che non ci sia un dispositivo esterno che guida il pin nSTATUS

Se si guida il pin nSTATUS con un dispositivo esterno, il pin si inaspettatamente e questo interrompe il processo di configurazione

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il FPGA e il numero di parte del dispositivo flash che si stava utilizzando quando è stato problem questo problema

    Cattura di schermata di segnali nCONFIG, nSTATUS, DCLK e DATA line/bus sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Seriale attivo (AS)

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione AS corretta in base al manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riprogrammare e verificare il dispositivo di configurazione utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'unità di segnale dei segnali nCS, DCLK e DATA, assicurarsi che vi sia attività su questi segnali tra il FPGA e il dispositivo di configurazione

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che non vi sia un carico di capacità o un dispositivo esterno che potrebbe essere il ritardo sul pin CONF_DONE

Il ritardo o il caricamento del pin CONF_DONE causerebbe il mancato aumento del CONF_DONE all'interno della finestra di tempo valida

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il FPGA e il numero di parte del dispositivo di configurazione che si stava utilizzando quando si è verificato questo problema

    Schermata dei segnali nCONFIG, nSTATUS, DCLK e DATA sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

JTAG

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    Pin MSEL sono legati a VCC o a terra. Non lasciare i pin MSEL flottanti.

    I pin nCE, nCONFIG, nSTATUS, CONF_DONE e JTAG dedicati (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di tempistica siano sfasato

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Strategia

Implicazioni

Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riconfigurare il FPGA utilizzando il nuovo file di programmazione.

Il software Quartus II più recente potrebbe avere la correzione del bug.

Controllare l'11 del segnale dei segnali JTAG dedicati

Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.

Assicurarsi che non vi sia un carico di capacità o un dispositivo esterno che potrebbe essere il ritardo sul pin CONF_DONE

Il ritardo o il caricamento del pin CONF_DONE causerebbe il mancato aumento della CONF_DONE all'interno della finestra di tempo valida

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II in uso e il messaggio di errore è visualizzato nella finestra del messaggio quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Cattura di schermata di segnali nCONFIG, nSTATUS, TDO, TDI e TCK sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Seriale passivo (PS), parallelo passivo veloce (FPP)

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione AP/PS/FPP corretta in base al manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che tutte le specifiche di tempistica siano sfasato

    Assicurarsi che sia utilizzato il dispositivo flash supportato

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riprogrammare e verificare il flash utilizzando il nuovo file di programmazione. Il software Quartus II più recente potrebbe avere la correzione del bug.
Controllare l'11 del segnale dei segnali DCLK, linea/bus DATA e controllo flash Il rumore nelle linee/bus interromperà il processo di configurazione e causerà il pregiudizio dei dati. Se i dati sono danneggiati durante la configurazione, il FPGA rileva un errore di configurazione e abbassa il pin nSTATUS.
Assicurarsi che non vi sia un carico di capacità o un dispositivo esterno che potrebbe essere il ritardo sul pin CONF_DONE Il ritardo o il caricamento del pin CONF_DONE causerebbe il mancato aumento del CONF_DONE all'interno della finestra di tempo valida

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il FPGA e il numero di parte del dispositivo flash che si stava utilizzando quando è stato problem questo problema

    Cattura di schermata di segnali nCONFIG, nSTATUS, DCLK e DATA line/bus sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin nCE, nCONFIG e nSTATUS sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Controllare il contatto di saldatura tra la FPGA e la superficie della scheda I pin nCONFIG e nSTATUS non verranno percorsi se il FPGA non è forazionato correttamente o se il FPGA non esce correttamente da POR

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Una schermata delle tensioni (ad esempio, tensione core, tensione di configurazione) aumenta dallo stadio di alimentazione

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione di configurazione AS in base al manuale del dispositivo

    I pin JTAG dedicati (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Assicurarsi che il cavo di programmazione sia acceso e interfacciato correttamente al FPGA Il programmatore Quartus® II non sarà in grado di leggere/scrivere alcuna informazione da/verso il dispositivo EPCS se l'powere o l'interfaccia non sono stabili.
Controllare se il dispositivo EPCS può essere programmato tramite un cavo di programmazione AS. Ciò è per garanzia la funzionalità del dispositivo EPCS. Sonoro questo passaggio se non si è in grado di testare con un cavo di programmazione AS a causa della restrizione dell'hardware.
Assicurarsi che l'immagine SFL sia presente in FPGA prima che il dispositivo EPCS sia programmato Se il bridge SFL non esiste nel FPGA, il programmatore Quartus II non sarà in grado di accesso all'interfaccia ASMI nel FPGA per programmare il dispositivo EPCS
Dopo che l'immagine SFL è configurata sulla FPGA, senza il ciclo di alimentazione, il dispositivo tenta di eseguire il rilevamento automatico nel programmatore Quartus II Se viene rilevato solo il FPGA, significa che il programmatore Quartus II non è in grado di accesso all'interfaccia ASMI del FPGA tramite il bridge SFL o il programmatore Quartus II non è in grado di rileva l'interfaccia tra EPCS e il FPGA tramite l'ASMI. Controllare l'powere e l'interfaccia di entrambi i dispositivi o utilizzare l'SFL dalla versione più recente del software Quartus II Se vengono rilevati sia FPGA che EPCS, si tratta molto probabilmente di un problema di integr del segnale. Controllare l'11 del segnale dei PIN DATA0, DCLK, nCS e ASDO. Il rumore in queste posizioni del segnale interromperà il processo di programmazione EPCS

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Schermata del messaggio di errore visualizzato nella finestra del messaggio Quartus II

    Densità EPCS (ad esempio EPCS64 o EPCS128) che si stava utilizzando quando si è verificato questo problema

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

    Assicurarsi che sia utilizzato il dispositivo flash supportato

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Assicurarsi che il cavo di programmazione sia acceso e interfacciato correttamente al FPGA Il programmatore Quartus® II non sarà in grado di leggere/scrivere informazioni da/verso il dispositivo flash se l'usbe o l'interfaccia non sono stabili.
Assicurarsi che l'immagine PFL sia presente nella CPLD MAX II o nella FPGA prima che il dispositivo flash sia programmato Se il bridge PFL non esiste nella CPLD MAX II o nella FPGA, il software Quartus II non è in grado di accedere al dispositivo flash
Dopo che l'immagine PFL è configurata sulla FPGA, senza il ciclo di alimentazione, il dispositivo tenta di eseguire il rilevamento automatico nel programmatore Quartus II Se viene rilevato solo FPGA, significa che il programmatore Quartus II non è in grado di accesso al dispositivo flash tramite il bridge PFL. Controllare l'alimentatore e l'interfaccia tra la CPLD MAX II o FPGA e i dispositivi flash o utilizzare la PFL dalla versione più recente del software Quartus II. Se vengono rilevati sia FPGA EPCS, si tratta molto probabilmente di un problema di 11 segnale. Controllare l'salute del segnale della linea/bus DATA, DCLK, i pin del segnale di controllo. Il rumore in queste posizioni del segnale interromperà il processo di programmazione flash

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Schermata del messaggio di errore visualizzato nella finestra del messaggio Quartus II

    Dispositivo flash (ad esempio Numonyx 512 MB, Spansion 128 MB, ecc.) che si stava utilizzando quando si è verificato questo problema

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione MSEL corretta secondo il manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
La generazione di bitstream Quartus® II potrebbe( potrebbe) al problema. Scarica la versione più recente del software Quartus II. Rigenerare il file di programmazione e riconfigurare il FPGA o riprogrammare e verificare il flash utilizzando il nuovo file di programmazione Il software Quartus II più recente potrebbe avere la correzione del bug
Assicurarsi che il pin CONF_DONE non venga più.

    Assicurarsi che non vi sia un carico di capacità aggiuntivo sulla traccia CONF_DONE

    Utilizzare l'impostazione del bit dell'opzione per aggiungere i byte del pad bitstream post-dispositivo

    Per la configurazione AS, utilizzare l'impostazione del bit dell'opzione avanzata per disattivare il controllo dell'errore CONF_DONE o modificare il conteggio della lunghezza del programma

Il ritardo della CONF_DONE causa la mancata visualizzazione della finestra di rilevamento CONF_DONE e l'errore di configurazione si verifica Nota: se il controllo dell'errore CONF_DONE è disattivato, il FPGA non verificarà se il CONF_DONE si alza correttamente all'interno della finestra di tempo valida.

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Allegare i file di programmazione non compressi e compressi

    Descrizione di quando il guasto ha iniziato a sieme e dei sintomi di guasto. Ad esempio, la configurazione ha iniziato a fallire all'inizio/alla fine del ciclo di programmazione.

    Cattura di schermata di segnali nCONFIG, nSTATUS, DCLK e DATA line/bus sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin MSEL sono legati all'impostazione MSEL corretta secondo il manuale del dispositivo

    I pin nCE, nCONFIG, nSTATUS e CONF_DONE sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
La generazione di bitstream Quartus® II potrebbe un altro problema. Scarica la versione più recente del software Quartus II. Rigenerare il file di programmazione e riconfigurare il FPGA o riprogrammare e verificare il flash utilizzando il nuovo file di programmazione Il software Quartus II più recente potrebbe avere la correzione del bug
Assicurarsi che il pin CONF_DONE non venga più.

    Assicurarsi che non vi sia un carico di capacità aggiuntivo sulla traccia CONF_DONE

    Utilizzare l'impostazione del bit dell'opzione per aggiungere i byte del pad bitstream post-dispositivo

    Per la configurazione AS, utilizzare l'impostazione del bit dell'opzione avanzata per disattivare il controllo dell'errore CONF_DONE o modificare il conteggio della lunghezza del programma

Il ritardo della CONF_DONE causa la mancata visualizzazione della finestra di rilevamento CONF_DONE e l'errore di configurazione si verifica Nota: se il controllo dell'errore CONF_DONE è disattivato, il FPGA non verificarà se il CONF_DONE si alza correttamente all'interno della finestra di tempo valida.
Assicurarsi che il dispositivo sia programmato correttamente prima di eseguire la configurazione con il file crittografato Se la chiave non è presente nel dispositivo, il dispositivo non è in grado di decrittografare il file crittografato
Assicurarsi che la stessa chiave sia utilizzata per eseguire la crittografia dei file e per programmare il dispositivo Se la chiave non è compatibile, il dispositivo non è in grado di decrittografare il file crittografato

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Allegare i file di programmazione non compressi e compressi

    Descrizione di quando il guasto ha iniziato a sieme e dei sintomi di guasto. Ad esempio, la configurazione ha iniziato a fallire all'inizio/alla fine del ciclo di programmazione.

    Cattura di schermata di segnali nCONFIG, nSTATUS, DCLK e DATA line/bus sondati alla fine FPGA

    Specificare se si sta eseguita la configurazione a singolo dispositivo o più dispositivi. Per la configurazione multi-dispositivo, elencare i dispositivi collegati nella catena

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin nCE, nCONFIG, nSTATUS CONF_DONE e JTAG dedicati (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riconfigurare il FPGA utilizzando il nuovo file di programmazione Il software Quartus II più recente potrebbe avere la correzione del bug
Assicurarsi che il dispositivo non sia programmato con la chiave non volatile prima di eseguire la programmazione della chiave volatile Una volta programmata una chiave non volatile (programmabile una sola volta) nel dispositivo, non sarà possibile programmare una chiave volatile
Assicurarsi che il VCCBAT sia ali correttamente VCCBAT è un dedicato per lo storage di chiavi volatili. Il registro volatile non verrà acceso se non è presente alcuna fornitura VCCCBAT.
Assicurarsi che la stessa configurazione (la stessa scheda, il cavo di download e la versione del software Quartus II) sia in grado di eseguire la programmazione JTAG prima di eseguire la programmazione a chiave volatile Se la programmazione JTAG non può, non si tratta di un errore specifico di programmazione con chiave volatile.

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Schermata del messaggio di errore visualizzato nella finestra del messaggio Quartus II

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    I pin nCE, nCONFIG, nSTATUS CONF_DONE e JTAG dedicati (TCK, TMS, TDO, TDI) sono collegati in base alla configurazione consigliata nel manuale del dispositivo. Se sono necessari resistori pull-up/pull-down, assicurarsi che i valori di resistenza siano corretti.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Scarica la versione più recente del software Quartus® II. Rigenerare il file di programmazione e riconfigurare il FPGA utilizzando il nuovo file di programmazione Il software Quartus II più recente potrebbe avere la correzione del bug
Assicurarsi che il dispositivo non sia programmato con la chiave non volatile prima di eseguire la programmazione della chiave volatile Una volta programmata una chiave non volatile (programmabile una sola volta) nel dispositivo, non sarà possibile programmare una chiave volatile
Assicurarsi che la frequenza di programmazione delle chiavi non volatile (frequenza JTAG TCK) sia impostata in base alle specifiche La frequenza JTAG TCK non rifiutata interromperebbe la programmazione poli-fuse.
Assicurarsi che il cavo di download appropriato (ad esempio le tecnologie Ethernet Blaster o JTAG) sia utilizzato per la programmazione di chiavi non volatili. Un cavo di download non supportato non consente la programmazione della chiave non volatile
Assicurarsi che la stessa configurazione (la stessa scheda, il cavo di download e la versione del software Quartus II) sia in grado di eseguire la programmazione JTAG prima di eseguire la programmazione a chiave volatile Se la programmazione JTAG non può, non si tratta di un errore specifico di programmazione con chiave volatile. Nota:tornare alla pagina iniziale dello strumento di risoluzione dei problemi di configurazione per selezionare Errori correlati a JTAG.

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Schermata del messaggio di errore visualizzato nella finestra del messaggio Quartus II

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

Lista di controllo

Prima di procedere al debug ulteriore del problema, si consiglia di utilizzare questo elenco di controllo per verificare di aver seguito le impostazioni di configurazione consigliate nella progettazione.

    Gli alimentazionei sono rampati fino al livello di tensione appropriato in base al datasheet del dispositivo e sono stabili durante l'operazione

Strategie di debug

Nella tabella seguente sono percento alcune strategie di debug consigliate per restringere la causa principale del problema. Si consiglia di annotarsi ciascuna strategia ed eseguire la verifica di conseguenza.

Implicazioni strategiche
Assicurarsi di aver abilitato il blocco di aggiornamento remoto nella progettazione Se il blocco di aggiornamento remoto non è attivato, non sarà possibile utilizzare la funzione di aggiornamento remoto
Assicurarsi che la logica dell'utente sia conforme alla struttura specificata nella guida utente altremote_update megafunzione (fare riferimento al manuale del dispositivo su come attivare il blocco di aggiornamento remoto nella progettazione) Alcune delle interfacce potrebbero non lavoro correttamente quando si passa ad altre immagini dell'applicazione
Assicurarsi di aver assegnato l'indirizzo iniziale corretto per la pagina della richiesta. Per ulteriori informazioni su come assegnare l'indirizzo iniziale corretto, consultare il manuale e le relative note di applicazione. Il dispositivo non sarà in grado di caricato l'immagine appropriata se l'indirizzo di avvio dell'applicazione è assegnato in modo errato
Assicurarsi che l'indirizzo iniziale della pagina dell'applicazione sia scritto correttamente nei circuiti di aggiornamento remoto. Utilizzare il parametro destro[2..0], afferma write_param per un ciclo di clock e assicurarsi che i dati sul bus di input data_in siano stabili prima di afferma write_param. Il dispositivo non sarà in grado di caricato l'immagine dell'applicazione appropriata se l'indirizzo iniziale dell'immagine dell'applicazione è scritto in modo errato
Assicurarsi di attivare l'input di riconfigurazione di altremote_update per almeno un ciclo di clock. Fare riferimento al manuale o alla guida dell'utente per le specifiche correlate (se presenti) sulla porta di input di riconfigurazione di altremote_update megafunzione Ciò verifica che il dispositivo sia in grado di ava l'edge positivo nCONFIG per avviare la riconfigurazione

Se il problema persiste, è possibile il nostro supporto tecnico tramite mySupport per ulteriore assistenza. Dopo aver inviato una richiesta di servizio a mySupport, fornire le seguenti informazioni:

    La versione del software Quartus II che si stava utilizzando quando si è verificato questo problema

    Il numero di parte FPGA che si stava utilizzando quando è stato problem questo problema

    Schermata di SignalTap II all'inizio del funzionamento di scrittura dell'indirizzo dell'immagine dell'applicazione

    Frequenza di clock fornita alla megafun altremote_update

    Specificare le proprie osservazioni dopo aver eseguito le strategie di debug consigliate

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