A causa di un problema nel software Intel® Quartus® Prime Pro Edition versione 22.3, i file sdc generati per l'Ethernet F-tile Intel® FPGA Hard IP limitano in modo improprio le porte o_clk_rec_div e o_clk_rec_div64 . Questi vincoli impropri possono portare a guasti funzionali quando si utilizza questa proprietà intellettuale (IP).
La frequenza corretta per o_clk_rec_div64 (mostrata come rx_clkout nei report di temporizzazione) è di 161,1328125 MHz per design a 10 G e 40 G e 402,83203125 MHz o 415,0390625 MHz per altre velocità.
La frequenza corretta per o_clk_rec_div (mostrata come rx_clkout2 nei report di tempistica) è di 156,25 MHz per 10 G, 312,5 MHz per i design a 40 G e 390,625 MHz per altre velocità.
Per risolvere questo problema, è possibile ignorare i vincoli di livello IP definendo nuovi vincoli del periodo di clock nel file Synopsys Design Constraints (SDC) di primo livello del progetto.
Nell'esempio seguente, i clock *rx_pld_pcs_clk_ref e *rx_user_clk_ref vengono sottoposti a override in modo che le frequenze rx_clkout e rx_clkout2 siano derivate in modo pulito.
Questi orologi sono i clock principali per rx_clkout e rx_clkout2.
- impostare clk_target [get_clock_info -target IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- create_clock -add -period 2.095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- impostare clk_target [get_clock_info -target IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add -punto 2.226 -nome IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
Questo problema è pianificato per essere risolto in una versione futura del software Intel® Quartus® Prime Pro Edition.
