ID articolo: 000092261 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 22/02/2023

Perché si verifica una violazione della larghezza minima dell'impulso quando si utilizza un Intel® Stratix® dedicato 10 o Intel Agilex® 7 dispositivi FPGA REFCLK_GXB pin per contrassegnare il refclk di un IOPLL?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • IP FPGA Intel® IOPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    A causa di un problema nel software Intel® Quartus® Prime Pro Edition, potrebbe verificarsi una violazione della larghezza minima dell'impulso sul pin di refclk pll quando si utilizza un pin REFCLK_GXB dedicato per segnare il refclk di un IOPLL.

    La destinazione per la violazione della larghezza minima dell'impulso sarà in genere il nome del pin ~inputFITTER_INSERTED_FITTER_INSERTED~fpll_c0_div

     

     

    Risoluzione

    Per evitare l'errore, aggiungere il seguente vincolo Synopsys* Design Constraints File (sdc):

    disable_min_pulse_width [nome pin get_cells ~inputFITTER_INSERTED_FITTER_INSERTED]

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    Questo articolo si applica a 2 prodotti

    FPGA e FPGA SoC Intel® Stratix® 10
    FPGA e FPGA SoC Intel® Agilex™

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