Questo messaggio di errore potrebbe essere visualizzato durante la compilazione della progettazione che connette le interfacce di memoria esterna Intel® Stratix® 10 IP FPGA per bloccare la RAM direttamente utilizzando il software Intel® Quartus® Prime Pro Edition.
È possibile evitare questo errore aggiungendo una o più fasi della pipeline tra le interfacce di memoria esterna Intel® Stratix® 10 IP FPGA e la RAM a blocchi.