Quando si utilizza il Intel® Agilex™ 7 FPGA P-Tile, perché si riscontrano errori di simulazione durante la compilazione del Intel® FPGA IP multi-canale DMA per PCI Express testbench nel simulatore Cadence Xcelium?

Come indicato nella tabella 34. Simulatori supportati per P-Tile IP MCDMA del Intel® FPGA IP DMA multicanale per la guida dell'utente di esempio di progettazione PCI Express, il simulatore Cadence Xcelium non è supportato se si tenta di simulazione di questa configurazione IP utilizzando Cadence Xcelium, verrà visualizzato il seguente errore:

$>./xcelium_setup.sh
~~~~~
xmelab: *W,DSEMEL: questa progettazione SystemVerilog sarà simulata secondo la semantica di simulazione SystemVerilog IEEE 1800-2009. Utilizzare l'opzione -disable_sem2009 per disattivare la semantica di simulazione SV 2009.
xmelab: *F,CUMSTS: direttiva timescale mancante su uno o più moduli.
xmsim: 20.03-s005: (c) Copyright 1995-2020 Cadence Design Systems, Inc.
xmsim: *F,NOSNAP: l'istantanea "pcie_ed_tb.pcie_ed_tb" non esiste nelle librerie.

Il supporto per il simulatore Cadence Xcelium di questa configurazione IP è previsto per un rilascio futuro del software Intel® Quartus® Prime Pro Edition.

Per risolvere questo problema con la versione IP esistente, assicurarsi che venga utilizzato un simulatore supportato.