ID articolo: 000090686 Tipo di contenuto: Errata Ultima recensione: 11/01/2023

Perché Interlaken (seconda generazione) Intel® Stratix® 10 FPGA esempio di progettazione IP non riesce a chiudere i tempi quando è configurato a 25 Gbps e la modalità Interlaken Look-aside è abilitata?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • IP FPGA Intel® Interlaken (seconda generazione)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    A causa di un problema nel software Intel® Quartus® Prime Pro Edition versione 22.1 e precedente, l'esempio di progettazione IP Intel® Stratix® 10 FPGA Interlaken (seconda generazione) potrebbe non riuscire a chiudere i tempi quando è configurato a 25 Gbps e la modalità Interlaken Look-aside è abilitata.

    Risoluzione

    Per risolvere questo problema in Intel® Quartus® Prime Pro Software versione 22.1 e versioni precedenti, avviare Design Space Explorer II nel software Intel® Quartus® Prime Pro ed eseguire sweep di seeding.
    Questo problema è pianificato per essere risolto in una versione futura del software Intel® Quartus® Prime Pro Edition.

    Prodotti correlati

    Questo articolo si applica a 3 prodotti

    FPGA e FPGA SoC Intel® Stratix® 10
    Kit di sviluppo dell'integrità del segnale Intel® Stratix® 10 GX
    Kit di sviluppo dell'integrità del segnale Intel® Stratix® 10 TX

    Assistenza

    Contattate il supporto

    Disclaimer

    1

    Tutti i post e l'utilizzo dei contenuti su questo sito sono soggetti ai Termini di utilizzo Intel.com.

    Il contenuto di questa pagina è il risultato della combinazione tra la traduzione umana e quella automatica del contenuto originale in lingua inglese. Questo contenuto è fornito soltanto a titolo di informazione generale e non ha pretese di completezza o accuratezza. In presenza di contraddizioni tra la versione in lingua inglese di questa pagina e la sua traduzione, fa fede la versione inglese. Visualizza la versione in lingua inglese di questa pagina.