A causa di un problema nel software Intel® Quartus® Prime Pro Edition versione 21.4 e precedente, il Intel Agilex® FPGA loop I/O phase-locked (PLL) potrebbe fallire o eseguire in modo non ottimale l'hardware dopo la riconfigurazione.
Questo problema può verificarsi quando la riconfigurazione . MIF viene generato utilizzando Platform Designer. Le impostazioni per il controllo della larghezza di banda, la pompa di carica e il ripplecap sono configurate per Intel® Stratix® 10 devcies piuttosto che per Intel Agilex® 7 dispositivi.
Questo problema riguarda sia la banca di I/O che i PLL per l'alimentazione dei tessuti, ma non riguarda altre famiglie di dispositivi.
Per risolvere questo problema, impostare manualmente le impostazioni di controllo della larghezza di banda, pompa di carica e rippecap in base alle impostazioni Intel Agilex® Clocking e PLL User Guide.
Questo problema è pianificato per essere risolto in una versione futura del software Intel® Quartus® Prime Pro Edition.
