Perché il mio progetto che contiene il Intel® FPGA IP JESD204C F-Tile utilizzando Intel® Agilex™ 7 non riesce a superare la fase Intel® Quartus® "Support Logic Generation"?

A causa di un problema nelle versioni 21.3 e 21.4 del software Prime Pro Edition Intel® Quartus®, i progetti che contengono il Intel® FPGA IP F-Tile JESD204C utilizzando Intel® Agilex™ 7 dispositivi non supereranno la fase di "generazione logica di supporto" del software Prime Pro Edition Intel® Quartus®.

Questo errore si verifica quando la velocità dei dati selezionata non è divisibile per 64.

Per risolvere questo problema, scegliere una velocità di dati nell'IP JESD204C che è divisibile per 64.

Se ciò non è pratico, è necessario selezionare una frequenza di output PLL di sistema utilizzando la seguente equazione:
Frequenza di uscita PLL di sistema = (velocità dati/32) * 2

La frequenza di uscita del sistema PLL risultante deve essere minore o uguale a 1 GHz per le specifiche PLL di sistema.

Questo problema è pianificato per essere risolto in una versione futura del software Intel® Quartus® Prime Pro Edition.