L'Intel® FPGA IP HDMI potrebbe perdere momentaneamente il blocco video quando viene utilizzato su Intel® Stratix® dispositivi ricetrasmettitori da 10 L o H-Tile nel software Intel® Quartus® Prime Pro Edition v21.3 e versioni precedenti se la fonte trasmette un modello di clock ad alta frequenza quando non trasmette video validi.
I Intel FPGA IP HDMI per i dispositivi ricetrasmettitori Intel Stratix 10 L o H-Tile eseguono l'allineamento delle parole nel Intel FPGA IP HDMI in tessuto core. L'allineatore di parole PHY IP PHY nativo Intel Stratix ricetrasmettitore 10 L o H-Tile non è destinato a essere utilizzato per dispositivi Intel Stratix 10 L o H-Tile ed è configurato con un modello di allineamento delle parole di 0xAAAAA che normalmente non dovrebbe essere presente in un flusso video. Tuttavia, alcune fonti video di terze parti possono trasmettere un modello di clock quando non si invia traffico video valido.
L'azione combinata del Intel Stratix ricetrasmettitore PHY nativo da 10 L o H-Tile IP Word Aligner e del core fabric HDMI Intel FPGA IP Word Aligner puòcausareareo, causare un'acquisizione momentanea, una perdita e una ri-acquisizione del blocco video nell'HDMI Intel FPGA IP quando il segnale ricevuto passa da un modello di clock a un video valido.
Per risolvere questo problema, configurare il Intel Stratix 10 L o H-Tile Transceiver Native PHY IP Word Aligner in modalità Bitlip e collegare la porta rx_bitslip a "0" per impedire che venga tracciato un testo falso. Sarà necessario modificare il codice di testo non crittografato per aggiungere la porta rx_bitslip e collegarla a "0".
Questo problema è pianificato per essere risolto in una versione futura del software Intel® Quartus® Prime Pro Edition.
