A causa di un problema nella Intel® Quartus® Prime Pro Edition Software versione 20.1, potrebbe verificarsi questo errore interno quando si collega la porta "pll_ref_clk" delle interfacce di memoria esterna Intel® Stratix® 10 IP FPGA a un'origine di clock non supportata, ad esempio clock source BFM Intel® FPGA IP.
Per evitare questo errore, guidare direttamente il "pll_ref_clk"dal pin di clock esterno.