Perché non posso compilare Intel® Stratix® 10 partizioni esportate da un altro progetto con un livello superiore diverso?

A causa di un problema in Intel® Quartus® Prime Pro Software versione 18.0 o precedente, quando due partizioni vengono compilate in due diversi progetti con top_level_1.sv e top_level_2.sv e vengono riutilizzate utilizzando l'assegnazione QDB_FILE_PARTITION in un terzo progetto con top_level_3.sv, verrà visualizzato il seguente errore interno a causa della sovrapposizione dell'area di clock di riga:

Errore interno: sottosistema: VPR20KMAIN, File: /quartus/fitter/vpr20k/altera_arch_common/altera_arch_re_network_routing_constraints.cpp

I tre file di primo livello, top_level_1.sv, top_level_2.sv e top_level_3.sv provengono da 3 design diversi e ogni progetto è diverso in termini di interfacce periferiche, blocchi di progettazione utilizzati, ecc. Pertanto, il progetto per sviluppatori (progetti con top_level_1.sv e top_level_2.sv), in cui le partizioni vengono inizialmente compilate ed esportate, non ha informazioni complete sul progetto consumer (un progetto con top_level_3.sv) in cui vengono riutilizzate le due partizioni esportate.

• Un settore di clock è definito dalla casella verde nella figura. 1
• Una regione di clock di riga è un settore a mezza ora e una riga LAB alta rappresentata dalla casella rossa tratteggiata nella figura. 1
  • In un progetto consumer, quando due partizioni riutilizzate si sovrappongono in questa regione, verrà visualizzato l'errore interno di cui sopra

Per risolvere questo problema, utilizzare le aree di blocco logico nel progetto per sviluppatori per evitare che due partizioni riutilizzate occupino la stessa area di clock di riga nel progetto consumer.

Per esempio:

• Dal progetto consumer in cui verranno riutilizzate le due partizioni, determinare il posizionamento approssimativo delle partizioni gialle e viola. Scegliere i vincoli di blocco logico per le due partizioni in modo che non vi sia sovrapposizione dell'area di clock della riga.
• Nel progetto per sviluppatori, con top_level_1.sv, utilizzare i vincoli dell'area di blocco logico identificati dal progetto consumer per la partizione viola, seguiti dalla compilazione e dall'esportazione della partizione nella fase finale.
• Nel progetto per sviluppatori, con top_level_2.sv, utilizzare i vincoli dell'area di blocco logico identificati dal progetto consumer per la partizione gialla, seguiti dalla compilazione e dall'esportazione della partizione nella fase finale.
• Le partizioni esportate, quando riutilizzate nel progetto consumer, con top_level_3.sv, manterrà il posizionamento definito nei progetti per sviluppatori utilizzando vincoli di blocco logico non sovrapposti.

Questo problema è pianificato per essere risolto in una versione futura del software Intel® Quartus® Prime Pro.