ID articolo: 000086981 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 18/05/2013

Stratix V Avalon-MM Hard IP per PCI Express IP Core Signal Change quando sono abilitati più pacchetti per ciclo

Ambiente

  • Intel® Quartus® II (in abbonamento)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema critico

    Descrizione

    Nella versione 12.0 del software Quartus II, se si abilita Multiplo pacchetti per ciclo nell'hard IP Stratix V per PCI Express GUI core IP, le seguenti porte di primo livello cambiano da un bit a un altro due bit: rx_st_valid, rx_st_err, tx_st_valid, e tx_st_err. Bit 1 di ogni vettore a due bit si applica alle due parole d'ordine superiori dei dati. Si applica il bit 0 di ogni vettore alle due parole qword inferiori dei dati. IP hard Stratix V per PCI Express User Guide definisce queste porte come una sola pezzo.

    Risoluzione

    Questo problema è risolto nella versione 12.0 SP1 del Quartus II Software..

    Prodotti correlati

    Questo articolo si applica a 1 prodotti

    FPGA Stratix® V

    Assistenza

    Contattate il supporto

    Disclaimer

    1

    Tutti i post e l'utilizzo dei contenuti su questo sito sono soggetti ai Termini di utilizzo Intel.com.

    Il contenuto di questa pagina è il risultato della combinazione tra la traduzione umana e quella automatica del contenuto originale in lingua inglese. Questo contenuto è fornito soltanto a titolo di informazione generale e non ha pretese di completezza o accuratezza. In presenza di contraddizioni tra la versione in lingua inglese di questa pagina e la sua traduzione, fa fede la versione inglese. Visualizza la versione in lingua inglese di questa pagina.