ID articolo: 000086874 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 08/03/2017

Perché l'IRQ non viene automaticamente cancellato a 0 in modalità di conversione a ciclo singolo quando si simula il MAX 10 CORE IP ADC?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • IP FPGA Intel® core ADC modulare
  • Simulazione, debugging e verifica
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    Il bit EOP nel registro ISR del core IP ADC modulare in MAX® 10 dispositivi, che è responsabile della generazione di IRQ, è impostato su "1" dall'hardware quando viene ricevuto un blocco completo di campioni. Questo bit non si cancella automaticamente a 0 nella simulazione RTL. Gli utenti devono scrivere 1 a questo bit per cancellarlo.

    Risoluzione

    Per cancellare questo bit EOP a 0 per il prossimo interrupt, scrivere 1 al registro ISR per indicare che viene ricevuto un blocco completo di campioni.

    Prodotti correlati

    Questo articolo si applica a 1 prodotti

    FPGA Intel® MAX® 10

    Assistenza

    Contattate il supporto

    Disclaimer

    1

    Tutti i post e l'utilizzo dei contenuti su questo sito sono soggetti ai Termini di utilizzo Intel.com.

    Il contenuto di questa pagina è il risultato della combinazione tra la traduzione umana e quella automatica del contenuto originale in lingua inglese. Questo contenuto è fornito soltanto a titolo di informazione generale e non ha pretese di completezza o accuratezza. In presenza di contraddizioni tra la versione in lingua inglese di questa pagina e la sua traduzione, fa fede la versione inglese. Visualizza la versione in lingua inglese di questa pagina.