A causa di un problema nel software Intel® Quartus® Prime Pro Edition versione 19.2 e precedente, il Intel® Quartus® Prime Timing Analyzer ignorerà i vincoli di temporizzazione per il Intel® Arria® 10/Cyclone® 10 Hard IP per PCI Express* se si dispone di un'istruzione di generazione utilizzata nel codice VHDL o Verilog per creare l'IP nella progettazione. Questo problema si verifica perché l'istruzione generate creerà un "\" come percorso ierachia che non è riconosciuto dai file Intel Arria 10/Cyclone 10 Hard IP per PCI Express* SDC (Synopsys* Design Constraint).
Per risolvere questo problema, scaricare il file Intel® Arria® 10/Cyclone® 10 Hard IP per PCI Express* SDC e sostituire il file altera_pci_express.sdc in //altera_pcie_a10_hip/synth.
Questo problema è risolto a partire dal software Intel® Quartus® Prime Pro Edition versione 19.3.
