ID articolo: 000086755 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 14/07/2021

Perché sono presenti errori di compilazione nell'esempio di progettazione VHDL per Intel Agilex® IP EMIF del dispositivo 7 quando si utilizzano i simulatori Cadence NCSim* o Cadence Xcelium*?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Interfacce di memoria e controller
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    A causa di un problema nel software Intel® Quartus® Prime Pro Edition versione 21.2 e precedente, potrebbero essere visualizzati errori simili di seguito durante la compilazione dell'esempio di progettazione VHDL per Intel Agilex® IP EMIF di 7 dispositivi nei simulatori di cadenza NCSim* o Cadence Xcelium*.

    ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): la porta del modulo esterno calbus_rdata_1 di modalità in deve essere associata alla porta/segnale di entità/componente ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_ emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: linea 65, posizione 66).

    ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): la porta del modulo esterno calbus_seq_param_tbl_1 della modalità in deve essere associata alla porta/segnale di entità/ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH componente (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: linea 65, posizione 66).

    Risoluzione

    Questo problema è risolto a partire dal software Intel® Quartus® Prime Pro Edition v21.3.

     

     

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