L'errato Arria® 10 IP EMIF global_reset_n le connessioni del segnale della porta o l'abilitazione in sorgenti e sonde di sistema (ISSP) possono causare errori più in forma di questi tipi:
Errore (12934): Fitter non è riuscito a posizionare un sistema EMIF/PHYLite
Errore (14566): il fitter non può posizionare 1 componente/i periferici a causa di conflitti con i vincoli esistenti (1 IO_AUX/i).
Errore (175020): il fitter non è in grado di inserire IO_AUX logico che fa parte di Arria 10 interfacce di memoria esterna ed_synth_altera_emif_ nella regione a , a cui è vincolata, perché non ci sono posizioni valide nella regione per la logica di questo tipo.
Errore (175005): impossibile trovare una posizione con: RST_SRC_ID di (1 posizione interessata)
Di seguito sono riportate le cause più comuni di questi messaggi di errore e le relative risoluzioni:
1) Il progetto Quartus® Prime contiene più interfacce di memoria esterna che sono posizionate in banche di I/O nella stessa colonna di I/O ma hanno diversi segnali di reset collegati alle loro porte global_reset_n.
Risoluzione: più interfacce posizionate nelle banche di I/O nella stessa colonna di I/O devono avere un segnale di ripristino comune collegato alle porte global_reset_n.
2) Il progetto Quartus Prime è ALTERA_EMIF_ENABLE_ISSP attivato. Ciò si verifica in genere se nel progetto sono presenti più progetti di esempio EMIF Arria 10.
Un vincolo di file qsf di esempio è
set_global_assignment -name VERILOG_MACRO "ALTERA_EMIF_ENABLE_ISSP=1"
Risoluzione: rimuovere il vincolo qsf sopra e non selezionare la scheda diagnostica IP Arria 10 interfacce di memoria esterna -> progettazione di esempio -> attivare l'opzione In-system-sources-and-probes .
Se dopo aver seguito la guida mostrata sopra viene ancora visualizzato un errore di forma, controllare che i segnali dell'interfaccia della memoria soddisfino le linee guida per il posizionamento dei pin.
Un punto di partenza consigliato è utilizzare limiti di posizionamento minimi e lasciare che il Quartus in forma posizioni il resto dei segnali dell'interfaccia prima di perfezionare il pinout in un secondo momento.
I limiti minimi di posizionamento consigliati sono:
- Un segnale di indirizzo, il clock di riferimento PLL e il pin RZQ nella banca di I/O scelta per i segnali di indirizzo/comando.
- Segnali DQS nelle banche di I/O scelte per i segnali del bus di dati di memoria.
Per ulteriori informazioni sul posizionamento dei pin, fare riferimento a queste sezioni nel Manuale sulle interfacce di memoria esterna:
Volume 2 Capitolo 1 - Linee guida per Arria 10 IP interfaccia di memoria esterna
Volume 3 Capitolo 2 - Esempi di implementazioni dell'interfaccia di memoria esterna per DDR4 (regole simili si applicano ad altri protocolli di interfaccia di memoria).
