A causa di un problema nel software Intel® Quartus® Prime Standard Edition versione 18.1 e precedente, potrebbe essere visualizzato il messaggio di errore fatale sopra menzionato quando si simula il modello di simulazione basato su VHDL di ALTPLL Intel FPGA IP.
Per risolvere questo problema, aggiornare lo script di simulazione per utilizzare il file wrapper di primo livello IP da nome /sintesi/directory invece di /simulation/directory.