No. A causa di restrizioni hardware, quando ALTPLL di Intel® MAX® 10 FPGA è configurato in modalità zero-delay buffer (ZDB) e il clock di output è assegnato a un pin PLL_CLKOUT n configurato come standard di I/O a fine singolo, l'utente riscontra il seguente errore:
Errore (176557): impossibile inserire PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" nel dispositivo di destinazione a causa dei vincoli del dispositivo
Errore (176593): impossibile inserire PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" nella posizione PLL PLL_1 -- il pin di clock di output compensato "" del PLL deve essere inserito nell'I/O di clock di output dedicato -- PLL è in modalità buffer a ritardo zero
Errore (176568): non è possibile inserire PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" nella posizione PLL PLL_1 perché la cella di I/O (porta di tipo CLK del PLL) ha un'assegnazione di posizione non compatibile con il pin I/O PLL Pin_xx.
Questa restrizione è applicabile solo alla modalità buffer a ritardo zero in ALTPLL.
Collegare il clock di output ATLPLL al pin PLL_CLKOUT p .
La guida utente Intel® MAX® 10 Clocking e PLL è programmata per essere aggiornata con questo dettaglio in una versione futura.
