Problema critico
A causa di un problema nel software Intel® Quartus® Prime versione 18.1 e precedente, potrebbero essere visualizzati errori simili come mostrato di seguito quando l'IP® PHYLite Intel Arria 10 è configurato come interfaccia di output a 48 bit con l'opzione Use Output Strobe disattivata.
Nel software Intel Quartus Prime Standard Edition,
Errore (10198): errore HDL Verilog in phylite_io_bufs.sv(1078): la direzione di selezione parte è opposta alla direzione dell'indice del prefisso
Errore (12152): impossibile elaborare la gerarchia degli utenti "ed_synth_altera_phylite_180_7qlz52a:phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi:core|phylite_core_20:arch_inst|phylite_io_bufs:u_phylite_io_bufs"
Nel software Intel Quartus Prime Pro Edition,
Errore (13437): errore HDL Verilog in ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): la direzione di selezione parte è opposta alla direzione dell'indice del prefisso
Errore (13224): errore Verilog HDL o VHDL in ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): indice 48 fuori intervallo [47:0] per "group_data_out_n"
Per risolvere questi errori, l'IP Intel® Arria® 10 PHYLite può essere configurato come un'interfaccia a 47 bit o con larghezza di dati inferiore.
Questo problema verrà risolto in una versione futura del software Intel Quartus® Prime.
