Nel documento linee guida per la connessione dei pin della famiglia di dispositivi Intel® Arria® 10 GX, GT e SX, le linee guida di connessione dei pin HPS_Shared_Q2_2 e HPS_Shared_Q4_2 sono le seguenti:
"Se utilizzato come input NAND Ready/Busy, collegare questo pin tramite un resistore pull-up 1-10-kΩ per VCCIO_HPS nella banca di I/O dedicata che risiede il pin NAND_RB. Se non utilizzato, programmarlo nel software Intel Quartus Prime come input con un pull-up debole".
Ciò non è corretto, l'affermazione corretta dovrebbe essere:
"Se utilizzato come input NAND Ready/Busy, collegare questo pin tramite un resistore pull-up 1-10-kΩ per VCCIO_2L nella banca di I/O dedicata che risiede il pin NAND_RB. Se non utilizzato, programmarlo nel software Intel Quartus Prime come input con un pull-up debole".
Questo errore di battitura è pianificato per essere risolto nel futuro rilascio di Quartus Prime.
