ID articolo: 000086381 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 19/08/2021

Perché si riscontrano problemi di coerenza della cache tra HPS e FPGA su Intel Agilex® 7 FPGA design SoC in Intel® Quartus® Prime Pro Edition versione 20.4 e versioni precedenti?

Ambiente

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema critico

    Descrizione

    A causa di un problema nella versione 20.4 e precedente del software Prime Pro Edition Intel® Quartus®, gli errori di coerenza della cache possono essere visualizzati sui progetti SoC Intel Agilex® 7 FPGA per le transazioni tramite il bridge da FPGA a SOC.

    Risoluzione

    È stata rilasciata una patch per risolvere questo problema per l'avvio di socfpga ed è disponibile su https://github.com/altera-opensource/u-boot-socfpga

    a partire dalle seguentifilialiie

    https://github.com/altera-opensource/u-boot-socfpga

    V2020.10

    • HSD #14012926793: cache: ncore: disattiva filtro snoop
    • Data di commit: 31 marzo 2021
    • ID commit c79c23c6201819ca32b6739eff2e2b25e19f6624

    Questa patch è inclusa nei rami successivi.

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