Perché si riscontrano errori funzionali nell'hardware quando si utilizza il core IP PHY 10 10GBASE-KR Intel® Stratix®?

A causa di un problema nelle versioni Intel® Quartus® Prime Pro Edition 20.1 e successive, potrebbero verificarsi errori hardware durante l'utilizzo del core IP PHY Intel® Stratix® 10 10GBASE-KR.

Questo problema si verifica a causa di vincoli di temporizzazione errati nel file Synopsys Design Constraint (SDC) 10 10GBASE-KR PHY core generato Intel® Stratix® automaticamente. I percorsi dell'input xgmii_tx_dc dell'IP o dall'output xgmii_rx_dc dell'IP potrebbero essere vincolati in modo errato. Questo problema può verificarsi anche se non vengono segnalate violazioni di temporizzazione nell'analizzatore di tempi.

Questo problema influisce solo sulle implementazioni di proprietà intellettuale (IP) con le seguenti topologie di clock:

• La porta xgmii_tx_clk dell'IP e l'orologio che alimenta la logica o mac che guida la porta xgmii_tx_dc dell'IP sono entrambi collegati allo stesso clock generato esternamente

• La porta xgmii_rx_clk dell'IP e l'orologio che alimenta la logica alimentata dalla porta xgmii_rx_dc dell'IP sono entrambi collegati allo stesso clock generato esternamente

Se la progettazione utilizza la topologia di clock elencata sopra ed è ancora in sviluppo, vedere la sezione Risoluzione per le azioni correttive.  Per i progetti già in produzione che utilizzano la topologia di clock sopra elencata, seguire questi passaggi per verificare se esistono violazioni di temporizzazione per un progetto precompilato:

1. Individuare il file sdc 10GBASE-KR PHY generato automaticamente: \\altera_xcvr_10gkr_s10_\synth\altera_xcvr_10gkr_s10_.sdc.
2. Rinominare questo file in:\\altera_xcvr_10gkr_s10_\synth\altera_xcvr_10gkr_s10__original.sdc.
3. Copiare il file corretto-krphy-sdc-to-rename.sdc al seguente collegamento (corretto-krphy-sdc-to-rename.sdc) nella stessa posizione, quindi rinominarlo con lo stesso nome del file sdc originale (il nome "altera_xcvr_10gkr_s10_.sdc" prima della modifica nel passaggio 2).
4. Eseguire nuovamente l'analisi dei tempi per il progetto e verificare la presenza di violazioni.

Nota: il file .sdc generato automaticamente verrà sovrascritto se l'IP viene rigenerato, quindi questi passaggi dovranno essere ripetuti se l'IP viene rigenerato.

Se la progettazione è interessata e si utilizza il software Intel® Quartus® Prime Pro Edition versioni 20.3 o 21.2, scaricare e installare la patch pertinente dal seguente elenco:

Nota: affinché la patch sia effettiva, il core IP PHY 10GBASE-KR deve essere rigenerato dopo l'installazione della patch.

• Intel Quartus Prime Pro Edition Versioni 20.3 Patch 0.67 per Linux (.run)
• Intel Quartus Prime Pro Edition versioni 20.3 Patch 0.67 per Windows (.exe)
• Leggimi per Intel Quartus Prime Pro Edition versioni 20.3 Patch 0.67 (.txt)
• Intel Quartus Prime Pro Edition Versioni 21.2 Patch 0.07 per Linux (.run)
• Intel Quartus Prime Pro Edition Versioni 21.2 Patch 0.07 per Windows (.exe)
• Leggimi per Intel Quartus Prime Pro Edition versioni 21.2 Patch 0.07 (.txt)

Se si utilizza Intel® Quartus® Software Prime Pro Edition versioni 20.1, 20.2, 20.4 o 21.1, eseguire l'aggiornamento alla patch software v21.2 e installare la patch 0.07.

Questo problema è risolto a partire dal software Intel® Quartus® Prime Pro Edition v21.3.