Descrizione
Sì, si è verificato un errore con la figura 2-12. I pin CLK[11..8] alimentano PLL3 e PLL3 alimentano il blocco di controllo del clock superiore. I pin CLK[15..12] alimentano PLL4 e PLL4 alimentano il
blocco di controllo dell'orologio inferiore.
Altera non garantisce che questa soluzione funzionerà per lo scopo previsto dal cliente e declina ogni responsabilità per l'uso o l'affidamento sulla soluzione.
blocco di controllo dell'orologio inferiore.
La figura mostra erroneamente che i blocchi di controllo del clock sinistro e destro alimentano rispettivamente PLL3 e PLL4. La figura seguente mostra le connessioni corrette.
Figura 2-12. EP2C20 & PLL più grande, CLK[], DPCLK[] & Clock Control Block Locations
![Figure 2-12. EP2C20 & Larger PLL, CLK[], DPCLK[] & Clock Control Block Locations](http://www.altera.com/support/kdb/images/rd01112005_169_fig1.gif)
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