È possibile che si verifichi un offset tra i clock di input e output durante l'esecuzione di un dispositivo Stratix® III PLL in modalità di compensazione zero delay buffer (ZDB) se il progetto è compilato nel software Quartus® II versione 8.0 SP1 o in qualsiasi versione precedente.
La modalità di compensazione ZDB allinea il bordo di salita del clock al pin di ingresso dedicato di un PLL al bordo in aumento del clock di uscita al pin di uscita dedicato del PLL. Tuttavia, i ritardi di compensazione non sono stati ottimizzati nelle versioni del software Quartus II prima della 8.1.
I ritardi di compensazione sono stati fissati a partire dalla versione 8.1 del software Quartus II. Questa è anche la prima versione con modelli di temporizzazione finali per densità specifiche dei dispositivi nella famiglia Stratix III.
Se non è possibile aggiornare la versione del software Quartus II a una versione con ritardi di compensazione fissi, è possibile aggiungere uno spostamento di fase nella megafunzione ALTPLL per compensare l'offset del clock. È necessario misurare l'offset sulla scheda madre per determinare il valore per il passaggio di fase necessario.
