Descrizione
Questo errore può verificarsi quando si genera un netlist Verilog per Primetime, quando TimeQuest Timing Analyzer è abilitato nel software Quartus® II versione 6.1.
Questo errore si verifica quando il progetto ha assegnazioni che attivano la sintesi gerarchica (ad esempio un'assegnazione di sintesi globale e la stessa assegnazione con un valore diverso su un'entità), il che causa la generazione di un netlist gerarchico da parte di Primetime EDA Netlist Writer.
Questo problema è risolto a partire dal software Quartus II versione 7.0.
È inoltre possibile utilizzare mySupport per richiedere la patch 0.24 per il software Quartus II versione 6.1 che risolve il problema.
