Questo errore può essere visualizzato insieme al seguente errore durante la compilazione del controller basato su SDRAM DDR3 UniPHY generato per Stratix® dispositivo V nel software Quartus® II versione 11.0 o precedente nel software Quartus II versione 11.0SP1.
Errore: stratixv_clkena Atom "Gerarchia| {instance_name}_p0_memphy_top:memphy_top_inst|pll_write_clk~CLKENA0" è una destinazione non valida
Questo errore si verifica a causa della seguente assegnazione del segnale globale effettuata nel file QSF per pll_write_clk segnale
set_instance_assignment - nome GLOBAL_SIGNAL "GLOBAL CLOCK" - a "Gerarchia| {instance_name}|pll_write_clk"
Questa assegnazione è effettuata dalla versione dell'IP prima di 11.0SP1 ed è presente nel QSF quando si passa a Quartus II versione 11.0SP1, che inserisce questo clock sull'albero del clock PHY invece di un albero di clock globale utilizzato nella versione precedente.
Per risolvere questo problema, commentare eventuali assegnazioni di segnale globale effettuate per pll_write_clk segnale nel file QSF o eseguire il file {instance_name}_pin_assignments.tcl nel software Quartus II versione 11.0SP1 dopo aver rigenerato il core.
