Descrizione
Nel software Quartus® II versione 15.0, il core IP JESD204B potrebbe non essere in grado di soddisfare i tempi di configurazione con velocità di configurazione superiori a 7,50 Gbps (velocità di clock dei link core IP superiori a 187,5 MHz) nei dispositivi Arria® V GT e ST.
Risoluzione
Per chiudere l'intervallo, utilizzare le seguenti impostazioni:
- Modalità di ottimizzazione: prestazioni (elevato sforzo - aumenta il runtime)
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Impostazioni avanzate (fitter)
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Sforzo più in forma: vestibilità standard
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Eseguire l'analisi della topologia di clock durante il routing: on
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Eseguire la sintesi fisica per la logica combinata per le prestazioni: on
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Eseguire la duplicazione del registro per le prestazioni: attivata
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Eseguire il ritiro del registro per le prestazioni: attivato
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Moltiplicatore sforzo di posizionamento: 4.0
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Livello di ottimizzazione della tempistica del router: massimo
Se i guasti di temporizzazione esistono ancora, eseguire le seguenti azioni:
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Sovra-vincolare il clock del collegamento (dominio di clock core IP) del 10-15% nel file Synopsys Design Constraint (.sdc) dell'utente e chiudere la tempistica alla frequenza mirata in TimeQuest. Ad esempio, se il clock di collegamento a 187,5 MHz è generato dal core PLL, vincolare il clock di riferimento PLL core a 187,5 MHz (il nome del clock è device_clk) con 260 MHz (12%) utilizzando il comando create_clock:
set current_exe == $::TimeQuestInfo(nameofexecutable)
if { == "quartus_fit"} {
create_clock -nome device_clk -punto 3,85 [get_ports device_clk]
} else {
create_clock -name device_clk -period 5.33 [get_ports device_clk]
}
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Utilizza Design Space Explorer II per eseguire lo spazzamento del seme più in forma per determinare il numero di seed di posizionamento iniziale del fitter ottimale.
