ID articolo: 000085364 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 11/09/2012

Qual è il comportamento del clock di output del ciclo di blocco di fase (PLL) se il clock di input è disattivato mentre il dispositivo è in modalità utente per il mio dispositivo APEX 20KE o APEX 20KC?

Ambiente

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione Se si rimuove il clock di input, il PLL si sposta al limite di frequenza inferiore (200 MHz) dell'oscillatore controllato dalla tensione (VCO). Il VCO continuerà a funzionare a una frequenza di pavimento non specificata. Il clock di uscita PLL è quindi uguale alla frequenza del pavimento VCO divisa per K o V, che sono i divisori di uscita per le due uscite di clock PLL clock0 E clock1.

    Il limite di frequenza del VCO può estendersi al di sotto di 200 MHz a seconda del processo, della tensione e della temperatura. Pertanto, il limite di frequenza del VCO può variare da un lotto all'altro. Mentre Altera specifica una frequenza VCO minima, la frequenza di uscita del clock non può essere garantita se il clock di input è stato rimosso.

    Quando l'orologio di input è disattivato, il PLL perderà il blocco e il LOCK pin si bloccherà. Una volta riapplicato un clock di input, il PLL si bloccherà nuovamente sul segnale di clock e il periodo di blocco deve essere consentito per garantire che il PLL abbia recuperato il blocco.

    Durante la simulazione nel software Altera® Quartus® II, l'output di clock PLL sarà basso perché il simulatore non può modellare la deriva della frequenza. Anche il LOCK pin sarà basso in questo momento. Una volta riapplicato il clock di input, l'output di clock PLL inizierà a attivare la simulazione.

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    Apex™ 20K

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