La mappatura tra i pin di clock di input, le uscite del contatore PLL e gli input del blocco di controllo del clock è la seguente per i dispositivi Stratix® III e Stratix IV:
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inclk[0] e inclk[1]: può essere alimentato da uno dei quattro pin di clock dedicati sullo stesso lato del dispositivo
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inclk[2]: può essere alimentato dai contatori PLL C0 e C2 dai due PLL al centro sullo stesso lato del dispositivo
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inclk[3]: può essere alimentato dai contatori PLL C1 e C3 dai due PLL al centro sullo stesso lato del dispositivo
Per la selezione dinamica di queste fonti di clock, è possibile utilizzare la megafunzione ALTCLKCTRL nella progettazione.
I PLL angolari (L1, L4, R1 e R4) e i pin di ingresso del clock corrispondenti (PLL_L1_CLK e così via) non supportano la selezione dinamica per la rete GCLK.
La selezione della sorgente di clock per le reti GCLK e RCLK dai PLL angolari (L1, L4, R1 e R4) e i corrispondenti pin di input del clock (PLL_L1_CLK e così via) sono controllati in modo statico utilizzando le impostazioni del bit di configurazione nel file di configurazione (sof o pof) generato dal software Quartus® II.
