ID articolo: 000085215 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 19/11/2013

Perché si verifica una violazione del tempo di attesa durante la compilazione della progettazione del controller Stratix IV DDR3 SDRAM UniPHY nel software Quartus II versione 11.0SP1?

Ambiente

  • Intel® Quartus® II (in abbonamento)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    Quando si compila un Stratix IV DDR3 UniPHY nel software Quartus® II, è possibile ottenere violazioni del tempo di attesa tra il clock core (afi_clk che è l'output CLK[0] del PLL) e il clock di livellamento (memphy_leveling_clk che è l'output CLK[2] del PLL).

    Le violazioni del tempo di attesa sono causate da una distorsione tra il clock core che si trova su una doppia risorsa di clock regionale e il clock di livellamento che si trova su una risorsa di clock globale.

    Risoluzione

    Per risolvere questo problema, assegnare memphy_leveling_clk il segnale di clock a una doppia risorsa regionale.

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