Il design dell'esempio di testbench SerialLite III generato con il core IP utilizza la modalità di clock standard (SCM) e le impostazioni dei parametri predefiniti. Per eseguire la simulazione in modalità clocking avanzata (ACM), le impostazioni predefinite nel testbench devono essere modificate manualmente per corrispondere alle impostazioni dell'utente nell'interfaccia grafica dell'editor di parametri IP.
1. Passare alla directory \'<ip variation name>_example/seriallite_iii/example_testbench\' e aprire il file \'test_env.v\' in un editor di testo.
2. Modificare quanto segue test_env parametri che corrispondono alle impostazioni dell'editor dei parametri IP dell'utente.
- user_clock_frequency (Frequenza di clock dell'utente richiesta)
- pll_ref_freq (frequenza di clock di riferimento ricetrasmettitore)
- pll_ref_var (frequenza di clock di riferimento ricetrasmettitore)
- data_rate (Velocità dati ricetrasmettitore per corsia)
- meta_frame_length (Lunghezza meta frame)
- ecc_enable (Protezione ECC)
Notare quanto segue test_env i parametri non vengono utilizzati in modalità clock avanzata e possono essere ignorati.
- reference_clock_frequency (frequenza di clock di riferimento fPLL)
- coreclkin_frequency (Frequenza di clock core)
3. Andare a \'./vsim\' sottodirectory e aprire \'run_vsim.do\' in un editor di testo.
Un. Aggiungi \' definire ADVANCED_CLOCKING\' all'opzione di comando vsim.
B. Impostare il numero di corsie in \'-G/test_env/corsie=\'.
- Il numero predefinito di corsie è impostato su 5.
4. Eseguire la simulazione secondo la procedura descritta nella guida utente SerialLite III.
