ID articolo: 000084687 Tipo di contenuto: Documentazione e informazioni sui prodotti Ultima recensione: 11/09/2012

Come si collegano le porte csr_debugaccess e csr_burst_count generate dal controller SDRAM DDR3 con UniPHY?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrizione

Le porte csr_debugaccess e csr_burst_count vengono generate dall'IP del controller SDRAM DDR3 con UniPHY in Quartus® IL software versione 11.0 quando è stata abilitata l'opzione Configuration and Status Register (CSR). Queste porte vengono esportate anche se non sono abilitate dalla porta CSR.

È possibile legare csr_debugaccess a 0 e csr_burst_count a 1.

Le definizioni di questi due segnali sono nel documento Avalon Interface Specification (PDF).

Le porte verranno rimosse nella versione futura dell'IP.

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