Questo avviso viene visualizzato quando si implementano le megafunzioni ALTLVDS_RX o ALTLVDS_TX con l'opzione della modalità PLL esterna abilitata per le famiglie di dispositivi Stratix® III, Stratix IV, Arria® II, HardCopy® III e HardCopy IV.
Quando si utilizzano le SERDESdedicatee dedicate disponibili in queste famiglie di dispositivi, il software Quartus® II imposta automaticamente l'orologio compensato sull'orologio LVDS/DIFFIOCLK che viene utilizzato come clock ad alta velocità per i circuiti SERDES. Sebbene sia necessario impostare la modalità di funzionamento PLL su compensazione sincrona di origine, al momento non è disponibile alcuna opzione nella megafunzione ALTPLL disponibile per specificare il clock compensato quando si utilizzano circuiti SERDES dedicati.
È possibile ignorare questo avviso in modo sicuro. Segnala che il clock compensato è stato impostato correttamente per la progettazione quando si utilizza la ALTLVDS_RX o ALTLVDS_TX megafunzioni con la modalità PLL esterna abilitata.
Tuttavia, se si desidera evitare questo avviso, è possibile modificare il file di variazione ALTPLL per specificare il clock di compensazione.
Per VHDL, individuare il compensate_clock nel parametro MAPPA GENERICA sezione e immettere "LVDSCLK".
Per Verilog, individuare il altpll_component.compensate_clock nel parametro defparam sezione e immettere "LVDSCLK".
