Si è verificato un problema con i modelli di simulazione PCIe® Hard IP quando si prendono di mira le famiglie di dispositivi Stratix® V e Arria® V GZ, in cui i valori per FS e LF sono zero per la generazione 3. Alcuni modelli funzionali bus (BFM) possono segnalare un errore che FS e LF hanno valori che violano le specifiche PCIe.
Perché i valori per FS (Full Swing) e LF (Bassa frequenza) sono zero quando si simula un core PCIe Hard IP per gen3?
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